KR20020024884A - 높은 전류 수송 능력을 갖는 바이폴라 접합 트랜지스터 및그 제조방법 - Google Patents

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Abstract

본 발명의 바이폴라 접합 트랜지스터는 제1 도전형의 저농도 반도체 기판, 제2 도전형의 저농도 에피택셜층, 제1 도전형의 베이스 영역, 제2 도전형의 고농도 에미터 영역 및 제2 도전형의 컬렉터 영역을 포함한다. 상기 제2 도전형의 저농도 에피택셜층은 반도체 기판 위에서 제2 도전형의 고농도 매몰층을 개재하여 형성되는데, 특히 상부 일정 영역에서부터 고농도 매몰층의 상부 표면에 이르기까지 불순물 도핑 농도가 경사지도록 형성된 농도 경사 영역을 포함하는 점에 본 발명의 특징이 있다.

Description

높은 전류 수송 능력을 갖는 바이폴라 접합 트랜지스터 및 그 제조 방법{Bipolar junction transistor having high current transport and method for fabricating the same}
본 발명은 바이폴라 접합 트랜지스터 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 내압을 유지하면서 높은 전류 수송 능력을 갖는 바이폴라 접합 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터 및/또는 바이폴라 접합 트랜지스터로 구성된다. 모스 전계 효과 트랜지스터는 반도체 소자의 집적도 및 전력 소모를 개선시킬 수 있는 반면에, 동작 속도가 느린 단점을 갖는다. 이에 반하여, 바이폴라 접합 트랜지스터로 구성된 반도체 소자는 집적도가 낮고 전력 소모가 큰 반면에, 동작 속도가 빠른 장점을 갖는다. 따라서, 바이폴라 접합 트랜지스터는 고속 반도체 소자에 널리 사용되고 있다.
도 1은 종래의 바이폴라 접합 트랜지스터 중에 수직형 바이폴라 트랜지스터의 구조를 나타내 보인 단면도이다.
도 1을 참조하면, p_형 반도체 기판(100) 위에는 n_형 에피택셜층(120)이 형성되고, 반도체 기판(100)과 에피택셜층(120) 사이에는 n+형 매몰층(110)이 배치된다. n_형 에피택셜층(120)의 상부 일정 영역에는 p형 베이스 영역(130)이 형성되며, p형 베이스 영역(130)의 상부 일정 영역에는 n+형 에미터 영역(140)이 형성된다. n형 컬렉터 영역(150)은 n_형 에피택셜층(120)의 상부 일정 영역에서 p형 베이스 영역과 일정 간격 이격되도록 형성된다. 그리고 도면에 상세히 나타내지는 않았지만, 에미터 전극(E), 베이스 전극(B) 및 컬렉터 전극(C)이 에미터 영역(140),베이스 영역(130) 및 컬렉터 영역(150)과 각각 전기적으로 컨택되도록 형성된다.
도 2는 도 1의 수직형 바이폴라 접합 트랜지스터의 수직 방향(x)에 따른 각 영역에서의 도핑 프로파일을 나타낸 도면이다.
도 2에 도시된 바와 같이, n_형 에피택셜층(120)은 베이스 영역(130)과의 접합 부분(A)에서부터 n+형 매몰층(110)과의 접합 부분(B)에 이르기까지 일정한 농도로 불순물들이 분포되어 있다. 이와 같이 일정한 불순물 도핑 농도를 갖는 에피택셜층(120)은 소자의 안정성 유지를 위한 내압 확보를 위하여 일정 두께를 유지하여야 한다.
상기와 같은 바이폴라 접합 트랜지스터의 동작 범위에 있어서, 높은 주입 레벨과 높은 전류 밀도에서는 커크 효과(Kirk effect)에 의한 동작 특성 저하, 예컨대 전류 구동 능력의 감소 및 고 주파수 특성 저하와 같은 문제점들을 발생시킨다는 것은 잘 알려져 있는 사실이다. 즉 저농도의 에피택셜층(120)을 갖는 바이폴라 접합 트랜지스터에 있어서, 높은 전류 조건하에서의 전류 이득은 에피택셜층(120)과 베이스 영역(130)과의 접합 부분(A)에서부터 에피택셜층(120)과 매몰층(110)과의 접합 부분(B)까지의 고전계 영역의 재배치에 의해 직접 영향을 받는다. 이 고전계 현상, 즉 커크 효과는 베이스 영역(130)의 폭을 WB에서 (WB+WC)로 증가시키며, 이로 인하여 베이스 영역(130) 내에서 단위 면적당 불순물들의 수를 증가시킨다. 이와 같이 베이스 영역(130) 내에서의 단위 면적당 불순물들의 수가 증가되는 것에 의해 소자의 전류 이득은 감소된다.
본 발명이 이루고자 하는 기술적 과제는 높은 주입 레벨 및 높은 전류 밀도에서 커크 효과의 발생을 억제시킴으로써 높은 전류 수송 능력을 갖도록 하면서 안정성 확보를 위한 내압을 유지할 수 있는 바이폴라 접합 트랜지스터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기와 같은 바이폴라 트랜지스터를 제조하는 방법을 제공하는 것이다.
도 1은 종래의 바이폴라 접합 트랜지스터를 나타내 보인 단면도이다.
도 2는 도 1의 바이폴라 접합 트랜지스터의 각 영역에서의 도핑 프로파일을 x방향을 따라 나타내 보인 도면이다.
도 3은 본 발명에 따른 바이폴라 접합 트랜지스터를 나타내 보인 단면도이다.
도 4는 도 3의 바이폴라 접합 트랜지스터의 각 영역에서의 도핑 프로파일을 x방향을 따라 나타내 보인 도면이다.
도 5 내지 도 11은 본 발명에 따른 바이폴라 접합 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 12는 도 8에 도시된 결과물의 각 영역에서의 도핑 프로파일을 x방향을 따라 나타내 보인 도면이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 바이폴라 접합 트랜지스터는, 제1 도전형의 저농도 반도체 기판; 상기 반도체 기판 위에서 제2 도전형의 고농도 매몰층을 개재하여 형성되되, 상부 일정 영역에서부터 상기 고농도 매몰층의 상부 표면에 이르기까지 불순물 도핑 농도가 경사지도록 형성된 농도 경사 영역을 포함하는 제2 도전형의 저농도 에피택셜층; 상기 농도 경사 영역과 접하도록 상기 에피택셜층의 상부 일정 영역에 형성된 제1 도전형의 베이스 영역; 상기 베이스 영역의 상부 일정 영역에 형성된 제2 도전형의 고농도 에미터 영역; 및 상기 에피택셜층의 상부 일정 영역에서 상기 베이스 영역과 일정 간격 이격되도록 형성된 제2 도전형의 컬렉터 영역을 포함하는 것을 특징으로 한다.
상기 농도 경사 영역에서의 불순물 도핑 농도는 상기 베이스 영역과의 접합 부분에서부터 상기 매몰층과의 접합 부분에 이르기까지 증가되는 것이 바람직하다.
본 발명에 있어서, 상기 에미터 영역, 베이스 영역 및 컬렉터 영역에 각각컨택되도록 형성된 에미터 전극, 베이스 전극 및 컬렉터 전극을 더 포함할 수 있으며, 이 경우 상기 베이스 전극이 컨택되는 베이스 영역 부분은 상기 에미터 영역 하부의 베이스 영역 부분보다 불순물 도핑 농도가 더 높은 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 바이폴라 접합 트랜지스터의 제조 방법은, 제1 도전형의 반도체 기판의 상부에 제2 도전형의 매몰층을 형성하는 단계; 상기 제2 도전형의 매몰층의 상부 표면에 제2 도전형의 불순물 이온을 주입시키는 단계; 에피택셜 성장법을 사용하여 상기 반도체 기판 및 매몰층 위에 에피택셜층을 성장시키되, 상기 매몰층이 상기 에피택셜층으로 연장되도록 하고, 상기 제2 도전형의 불순물 이온이 상기 매몰층 위의 에피택셜층으로 확산되도록 하여 상기 제2 도전형의 불순물 이온의 도핑 농도가 상기 매몰층 위에서 가장 높고 상기 매몰층으로부터 멀어질수록 점점 낮아지도록 하는 단계; 상기 에피택셜층의 상부 일정 영역에 제1 도전형의 베이스 영역을 형성하는 단계; 및 상기 베이스 영역의 상부 일정 영역에는 제2 도전형의 고농도 에미터 영역을 형성하고, 상기 에피택셜층의 상부 일정 영역에 제2 도전형의 컬렉터 영역을 상기 베이스 영역과 일정 간격 이격되도록 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제2 도전형의 매몰층을 형성하는 단계는, 상기 반도체 기판 위에 이온 주입 버퍼층을 형성하는 단계; 상기 이온 주입 버퍼층 위에 상기 이온 주입 버퍼층의 일정 영역을 노출시키는 이온 주입 마스크막 패턴을 형성하는 단계; 상기 이온 주입 마스크막 패턴을 이용하여 상기 반도체 기판 내에 제2 도전형의 불순물 이온들을 주입시키는 단계; 열처리 공정을 사용하여 상기 주입된 제2 도전형의 불순물 이온들을 확산시켜 상기 매몰층을 형성하는 단계; 상기 이온 주입 마스크막 패턴을 제거하는 단계; 및 상기 이온 주입 버퍼층을 제거하는 단계를 포함하는 것이 바람직하다. 이 경우 상기 제2 불순물 이온으로는 비소 이온을 사용하고, 주입 농도는 1×1011-9×1013/㎠인 것이 바람직하다.
상기 제2 도전형의 불순물 이온을 주입하기 전에 상기 반도체 기판 및 매몰층 위에 이온 주입 버퍼층을 형성하는 단계를 더 포함할 수도 있다.
본 발명에 있어서, 상기 제2 도전형의 불순물 이온으로는 인 이온을 사용하고, 주입 농도는 1×1011-5×1013/㎠인 것이 바람직하다.
그리고 상기 제2 도전형의 불순물 이온 주입 후에 800-900℃의 온도에서 열처리를 수행하는 것이 바람직하다.
또한 상기 에피택셜층의 두께는 1-10㎛가 되도록 하는 것이 바람직하다.
또한 상기 베이스 영역은 보론 이온을 1×1012-9×1013/㎠의 농도로 주입한 후에 열처리를 수행하여 형성하고, 상기 에미터 영역은 비소 이온을 1×1014-9×1015/㎠의 농도로 주입한 후에 열처리를 수행하여 형성하는 것이 바람직하다.
또한 상기 에미터 영역, 베이스 영역 및 컬렉터 영역에 각각 컨택되도록 에미터 전극, 베이스 전극 및 컬렉터 전극을 형성하는 단계를 더 포함하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명에 따른 바이폴라 접합 트랜지스터를 나타내 보인 단면도이다.
도 3을 참조하면, p_형 반도체 기판(300) 위에는 n_형 에피택셜층(320)이 형성되고, 반도체 기판(300)과 에피택셜층(320) 사이에는 n+형 매몰층(310)이 배치된다. n_형 에피택셜층(320)의 상부 일정 영역에는 p형 베이스 영역(330)이 형성되며, p형 베이스 영역(330)의 상부 일정 영역에는 n+형 에미터 영역(340)이 형성된다. 상기 p형 베이스 영역(330)은 n+형 에미터 영역(340) 하부의 내인성(intrinsic) 베이스 영역과 베이스 전극(B)과의 컨택을 위하여 n+형 에미터 영역(340)의 측부의 외인성(extrinsic) 베이스 영역을 포함하는데, 외인성 베이스 영역에서의 불순물 도핑 농도가 내인성 베이스 영역에서의 불순물 농도보다 더 높다. n형 컬렉터 영역(350)은 n_형 에피택셜층(320)의 상부 일정 영역에서 p형 베이스 영역과 일정 간격 이격되도록 형성된다. 그리고 도면에 상세히 나타내지는 않았지만, 에미터 전극(E), 베이스 전극(B) 및 컬렉터 전극(C)이 에미터 영역(140), 베이스 영역(330) 및 컬렉터 영역(350)과 각각 전기적으로 컨택되도록 형성된다.
본 발명에 따른 바이폴라 접합 트랜지스터에 있어서, n_형 에피택셜층(310)은 p형 베이스 영역(330)의 하부로부터 n+형 매몰층(310)의 상부에 이르기까지 불순물 도핑 농도가 경사지도록 형성된 농도 경사 영역(325)을 포함한다. 즉 상기 농도 경사 영역(325)의 상부는 p형 베이스 영역(330)의 하부와 접하고, 농도 경사 영역(325)의 하부는 n+형 매몰층(310)의 상부와 접한다. 상기 농도 경사 영역(325)에서의 불순물 도핑 농도 분포를 도면을 참조하면서 설명하면 다음과 같다.
도 4는 본 발명에 따른 바이폴라 접합 트랜지스터의 수직 방향(x)에 따른 각 영역에서의 도핑 프로파일을 나타낸 도면이다.
도 4에 도시된 바와 같이, 상기 농도 경사 영역(325)에서의 불순물 도핑 농도는 p형 베이스 영역(330)과의 접합면(A')에서부터 n+형 매몰층(310)과의 접합면(B')에 이르기까지 점점 증가된다.
이와 같이 n_형 에피택셜층(320) 내에 불순물 도핑 농도가 경사지도록 형성된 농도 경사 영역(325)이 배치됨으로써, 높은 주입 레벨 및 높은 전류 밀도 상태에서의 커크 효과에 의해 p형 베이스 영역(330)의 폭이 n_형 에피택셜층(320) 내의 농도 경사 영역(325)으로 확대되는 현상이 n+형 매몰층(310)에 가까울수록, 즉 불순물 도핑 농도가 점점 높은 영역에 가까울수록 억제된다.
한편 소자의 내압 측면에 있어서도, 균일한 농도 경사를 갖는 에피택셜층이 형성된 경우와 비교하여 큰 차이를 나타내지 않는다. 즉, 도 2에 나타낸 바와 같이 에피택셜층(120)에서의 불순물 농도 분포가 균일한 경우, p형 베이스 영역(130)과 에피택셜층(120) 사이의 접합 부분에서 최대 전계가 인가되며, 그 접합면으로부터 멀어질수록 전계가 감소된다. 그러나, 본 발명에 따른 바이폴라 접합 트랜지스터와 같이 에피택셜층(320) 내에 농도 경사 영역(325)이 형성된 경우에 인가되는 전계 분포는 농도 경사 영역(325) 전체에 걸쳐서 대체로 균일한 분포를 갖게된다. 따라서 p형 베이스 영역(130) 부근에서의 감소된 전하량을 n+형 매몰층(310) 부근에서 보상함으로써 전체 전하량의 변화는 거의 없게 되며, 이로 인하여 소자 전체의 내압 감소 현상은 발생하지 않는다.
도 5 내지 도 12는 본 발명에 따른 바이폴라 접합 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 5를 참조하면, p_형 반도체 기판(300) 위에 이온 주입 완충막으로서 패드 산화막(301)을 형성하고, 이 패드 산화막(301) 위에 포토레지스트막 패턴(302)을 형성한다. 이어서 상기 포토레지스트막 패턴(302)을 이온 주입 마스크로 n형 불순물 이온(도 5의 "-"), 예컨대 비소(As) 이온을 1×1014-9×1015/㎠의 농도로 주입한다. 그리고 상기 포토레지스트막 패턴(301)을 제거한다. 다음에, 도 6에 도시된 바와 같이, 고온의 열처리 공정에 의해 주입된 n형 불순물 이온(도 5의 "-")을 확산시킴으로써 n+형 매몰층(310)을 형성한다. 상기 패드 산화막(도 5의 301)은 상기 열처리 공정 전에 제거하거나 혹은 열처리 공정 후에 제거한다.
다음에 도 7을 참조하면, 반도체 기판(300) 및 n+형 매몰층(310) 위에 이온 주입 완충막으로서의 패드 산화막(304)을 형성한다. 이 패드 산화막(304)은 대략 100-1000Å의 두께로 형성한다. 다음에 패드 산화막(304) 위에 포토레지스트막 패턴(305)을 형성한 후에, 이 포토레지스트막 패턴(305)을 이온 주입 마스크로 n형 불순물 이온(도 7의 "-"), 예컨대 상대적으로 확산 속도가 빠른 인(P) 이온을 대략 1×1011-9×1013/㎠의 농도로 n+형 매몰층(310)의 상부 표면 부분에 이온 주입한다. 다음에 비교적 저온, 예컨대 800-900℃의 온도에서 열처리를 수행하여 주입된 n형 불순물 이온들을 활성화시킨다. 이어서 상기 포토레지스트막 패턴(305) 및 패드 산화막(304)을 제거한다.
다음에 도 8을 참조하면, 에피택셜 성장법을 사용하여 전면에 n_형 에피택셜층(320)을 성장시킨다. 상기 n_형 에피택셜층(320)은 대략 1-10㎛의 두께로 형성한다. 상기 에피택셜 성장 공정은 통상적으로 대략 1200℃에서 수행되므로 불순물 확산도 함께 이루어진다. 따라서 n_형 에피택셜층(320)이 성장되면서 동시에 n+형 매몰층(310)이 n_형 에피택셜층(320)으로 연장된다. 또한 n+형 매몰층(310)의 상부 표면에 주입되었던 n형 불순물 이온이 n_형 에피택셜층(320)으로 확산되어 농도 경사 영역(325)이 형성된다. 이 농도 경사 영역(325)은 주입된 n형 불순물 이온의 상대적으로 빠른 확산 속도로 인하여 그 하부 표면이 상기 n+형 매몰층(310)의 상부표면과 접하면서 n_형 에피택셜층(320) 내에 형성된다. 도 12에 도시된 바와 같이, 상기 농도 경사 영역(325)에서의 도핑 프로파일에 의하면, 농도 경사 영역(325)의 상부에서부터 n+형 매몰층(310)과 접하는 부분에 이르기까지, n형 불순물 이온의 농도는 점점 증가된다.
다음에 도 9를 참조하면, 상기 n_형 에피택셜층(320) 표면 위에 이온 주입 완충막으로서의 패드 산화막(306)을 형성한다. 이 패드 산화막(306)은 대략 100-1000Å의 두께로 형성한다. 다음에 패드 산화막(306) 위에 포토레지스트막 패턴(307)을 형성한 후에, 이 포토레지스트막 패턴(307)을 이온 주입 마스크로 p형 불순물 이온(도 9의 "+"), 예컨대 붕소(B) 이온을 대략 1×1012-9×1013/㎠의 농도로 n-형 에피택셜층(320)의 상부 표면 부분, 구체적으로는 농도 경사 영역(325) 위의_n형 에피택셜층(320) 표면 부분에 이온 주입한다. 그리고 상기 포토레지스트막 패턴(307)을 제거한다. 다음에, 도 10에 도시된 바와 같이, 고온의 열처리 공정에 의해 주입된 p형 불순물 이온(도 9의 "+")을 확산시킴으로써 p형 베이스 영역(330)을 형성한다.
다음에 도 11을 참조하면, 패드 산화막(306) 위에 포토레지스트막 패턴(308)을 다시 형성한다. 그리고 이 포토레지스트막 패턴(308)을 이온 주입 마스크로 n형 불순물 이온(도 11의 "-"), 예컨대 비소(As) 이온을 대략 1×1014-9×1015/㎠의농도로 p형 베이스 영역(330)의 상부 표면 부분과 n+형 에피택셜층(320)의 상부 표면 부분에 이온 주입한다. 그리고 상기 포토레지스트막 패턴(308)을 제거한다. 다음에, 도 2에 도시된 바와 같이, 고온의 열처리 공정에 의해 주입된 n형 불순물 이온(도 11의 "-")을 확산시킴으로써 n+형 에미터 영역(340) 및 n+형 컬렉터 영역(350)을 형성하고, 이어서 에미터 전극, 베이스 전극 및 컬렉터 전극을 에미터 영역(340), 베이스 영역(330) 및 컬렉터 영역(350)에 각각 전기적으로 연결되도록 형성한다.
이상의 설명에서와 같이, 본 발명에 따른 바이폴라 접합 트랜지스터 및 그 제조 방법에 의하면, 수직형 바이폴라 접합 트랜지스터에서의 전류 흐름의 주된 통로가 되는 베이스 영역과 고농도 매몰층 사이의 에피택셜층 내에 불순물 도핑 농도가 경사지도록 형성된 농도 경사 영역을 형성시킴으로써 높은 주입 레벨 및 전류 밀도 하에서의 커크 효과에 의한 베이스 영역의 확장을 억제시킬 수 있다는 이점이 있으며, 그 내압 특성에 있어서도 에피택셜층 내부에서의 총 전하량이 변화하지 않으므로 동일한 내압 특성을 유지할 수 있다.

Claims (14)

  1. 제1 도전형의 저농도 반도체 기판;
    상기 반도체 기판 위에서 제2 도전형의 고농도 매몰층을 개재하여 형성되되,상부 일정 영역에서부터 상기 고농도 매몰층의 상부 표면에 이르기까지 불순물 도핑 농도가 경사지도록 형성된 농도 경사 영역을 포함하는 제2 도전형의 저농도 에피택셜층;
    상기 농도 경사 영역과 접하도록 상기 에피택셜층의 상부 일정 영역에 형성된 제1 도전형의 베이스 영역;
    상기 베이스 영역의 상부 일정 영역에 형성된 제2 도전형의 고농도 에미터 영역; 및
    상기 에피택셜층의 상부 일정 영역에서 상기 베이스 영역과 일정 간격 이격되도록 형성된 제2 도전형의 컬렉터 영역을 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  2. 제1항에 있어서,
    상기 농도 경사 영역에서의 불순물 도핑 농도는 상기 베이스 영역과의 접합 부분에서부터 상기 매몰층과의 접합 부분에 이르기까지 증가되는 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  3. 제1항에 있어서,
    상기 에미터 영역, 베이스 영역 및 컬렉터 영역에 각각 컨택되도록 형성된 에미터 전극, 베이스 전극 및 컬렉터 전극을 더 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  4. 제3항에 있어서,
    상기 베이스 전극이 컨택되는 베이스 영역 부분은 상기 에미터 영역 하부의 베이스 영역 부분보다 불순물 도핑 농도가 더 높은 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  5. 제1 도전형의 반도체 기판의 상부에 제2 도전형의 매몰층을 형성하는 단계;
    상기 제2 도전형의 매몰층의 상부 표면에 제2 도전형의 불순물 이온을 주입시키는 단계;
    에피택셜 성장법을 사용하여 상기 반도체 기판 및 매몰층 위에 에피택셜층을 성장시키되, 상기 매몰층이 상기 에피택셜층으로 연장되도록 하고, 상기 제2 도전형의 불순물 이온이 상기 매몰층 위의 에피택셜층으로 확산되도록 하여 상기 제2 도전형의 불순물 이온의 도핑 농도가 상기 매몰층 위에서 가장 높고 상기 매몰층으로부터 멀어질수록 점점 낮아지도록 하는 단계;
    상기 에피택셜층의 상부 일정 영역에 제1 도전형의 베이스 영역을 형성하는 단계; 및
    상기 베이스 영역의 상부 일정 영역에는 제2 도전형의 고농도 에미터 영역을 형성하고, 상기 에피택셜층의 상부 일정 영역에 제2 도전형의 컬렉터 영역을 상기 베이스 영역과 일정 간격 이격되도록 형성하는 단계를 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  6. 제1항에 있어서, 상기 제2 도전형의 매몰층을 형성하는 단계는,
    상기 반도체 기판 위에 이온 주입 버퍼층을 형성하는 단계;
    상기 이온 주입 버퍼층 위에 상기 이온 주입 버퍼층의 일정 영역을 노출시키는 이온 주입 마스크막 패턴을 형성하는 단계;
    상기 이온 주입 마스크막 패턴을 이용하여 상기 반도체 기판 내에 제2 도전형의 불순물 이온들을 주입시키는 단계;
    열처리 공정을 사용하여 상기 주입된 제2 도전형의 불순물 이온들을 확산시켜 상기 매몰층을 형성하는 단계;
    상기 이온 주입 마스크막 패턴을 제거하는 단계; 및
    상기 이온 주입 버퍼층을 제거하는 단계를 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  7. 제6항에 있어서,
    상기 제2 불순물 이온으로는 비소 이온을 사용하고, 주입 농도는 1×1011-9×1013/㎠인 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  8. 제5항에 있어서,
    상기 제2 도전형의 불순물 이온을 주입하기 전에 상기 반도체 기판 및 매몰층 위에 이온 주입 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  9. 제5항에 있어서,
    상기 제2 도전형의 불순물 이온으로는 인 이온을 사용하고, 주입 농도는 1×1011-5×1013/㎠인 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  10. 제5항에 있어서,
    상기 제2 도전형의 불순물 이온 주입 후에 800-900℃의 온도에서 열처리를 수행하는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  11. 제5항에 있어서,
    상기 에피택셜층의 두께는 1-10㎛가 되도록 하는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  12. 제5항에 있어서,
    상기 베이스 영역은 보론 이온을 1×1012-9×1013/㎠의 농도로 주입한 후에 열처리를 수행하여 형성하는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  13. 제5항에 있어서,
    상기 에미터 영역은 비소 이온을 1×1014-9×1015/㎠의 농도로 주입한 후에 열처리를 수행하여 형성하는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  14. 제5항에 있어서,
    상기 에미터 영역, 베이스 영역 및 컬렉터 영역에 각각 컨택되도록 에미터 전극, 베이스 전극 및 컬렉터 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
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