KR20020022376A - Method for forming of device isolation region in a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 장치에서 소자 분리 영역의 형성 방법에 관한 것으로, 보다 상세하게는 트랜치(tranch)의 깊이 차이를 최소화하는 소자 분리 영역의 형성 방법에 관한 것이다.The present invention relates to a method of forming a device isolation region in a semiconductor device, and more particularly to a method of forming a device isolation region to minimize the difference in depth of the trench.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 상기 반도체 장치의 집적도 향상을 위한 기술로서 상기 반도체 장치를 구성하는 소자들을 전기적으로 분리하는 영역을 형성하는 가공 기술이 중요하게 대두되고 있다. 상기 소자들을 전기적으로 분리하는 영역은 좁은 면적을 차지하면서 절연이 효과적으로 이루어져야 한다. 상기 가공 기술은 로코스(LOCOS) 기술 또는 트랜치 기술등이 있으며, 최근에는 좁은 면적을 차지하고, 깊이에 의해 절연 마진을 확보할 수 있는 트랜치 기술을 주로 사용한다. 상기 트랜치 기술을 사용한 소자 분리 영역의 형성 방법의 일 예가 미 합중국 특허 제 5,763,309호에 개시되어 있다.In recent years, with the rapid spread of information media such as computers, semiconductor devices are also rapidly developing. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity. In response to such demands, manufacturing techniques have been developed for semiconductor devices to improve the degree of integration, reliability, and response speed. As a technology for improving the degree of integration of the semiconductor device, a processing technology for forming a region for electrically separating the elements constituting the semiconductor device has been important. The area electrically separating the devices should occupy a narrow area and be effectively insulated. The processing technology includes a LOCOS technology or a trench technology, and recently, a trench technology that occupies a small area and secures an insulation margin by depth is mainly used. An example of a method of forming a device isolation region using the trench technique is disclosed in US Pat. No. 5,763,309.
상기 트랜치 기술에 의한 소자 분리 영역의 형성 방법은 다음과 같다.A method of forming the device isolation region by the trench technique is as follows.
도 1a 내지 1e는 종래의 트랜치 기술에 의한 소자 분리 영역의 형성 방법을 설명하기 위한 단면도들이다.1A to 1E are cross-sectional views illustrating a method of forming a device isolation region by a conventional trench technique.
도 1a를 참조하면, 실리콘 기판(10)상에 소자들을 형성하기 위해 제1 산화막(12), 폴리 실리콘막(14), 질화막(16), 제2 산화막(18) 및 반사 방지막(20)을 순차적으로 증착한다. 상기 제1 산화막(12)은 트랜지스터의 게이트 옥사이드(Gate Oxide)를 형성하며, 두가지 이상 종류의 게이트(Gate)를 형성하기위하여 상기 제1 산화막(12)의 두께가 상기 소자가 형성되는 영역에 따라 다르게 형성되어 한다.Referring to FIG. 1A, the first oxide film 12, the polysilicon film 14, the nitride film 16, the second oxide film 18, and the anti-reflection film 20 are formed to form elements on the silicon substrate 10. Deposition sequentially. The first oxide layer 12 forms a gate oxide of a transistor, and in order to form two or more kinds of gates, the thickness of the first oxide layer 12 may vary depending on a region in which the device is formed. It should be formed differently.
도 1b를 참조하면, 상기 반사 방지막(20), 제2 산화막(18) 및 질화막(16)의 소정 부분을 식각한다. 상기 식각은 동일 챔버 내에서 동일 식각 가스로 수행할 수 있다.Referring to FIG. 1B, predetermined portions of the anti-reflection film 20, the second oxide film 18, and the nitride film 16 are etched. The etching may be performed using the same etching gas in the same chamber.
도 1c를 참조하면, 상기 소정 부분이 식각된 반사 방지막 패턴(20a), 제2 산화막(18a) 패턴 및 질화막 패턴(16a)을 식각 마스크로 하여 상기 제1 산화막(12)이 노출되도록 상기 폴리 실리콘(14)을 식각한다.Referring to FIG. 1C, the polysilicon is exposed so that the first oxide layer 12 is exposed by using the anti-reflection layer pattern 20a, the second oxide layer 18a pattern, and the nitride layer pattern 16a having the predetermined portions etched as an etching mask. Etch (14).
도 1d를 참조하면, 상기 제1 산화막(12)을 식각하고 계속적으로 실리콘 기판(10)을 식각하여 트랜치(10a)를 형성한다. 상기 식각은 상기 제1 산화막(12)과 상기 실리콘(10)의 식각 선택비가 없는 CF4또는 CF4및 He의 혼합 가스를 사용하여 수행한다.Referring to FIG. 1D, the first oxide layer 12 is etched and the silicon substrate 10 is etched continuously to form a trench 10a. The etching is performed using a mixed gas of CF 4 or CF 4 and He, which has no etching selectivity between the first oxide film 12 and the silicon 10.
도 1e를 참조하면, 상기 트랜치에 절연 물질을 매몰하고 연마를 실시하여 소자 분리 영역(22)을 형성한다.Referring to FIG. 1E, an isolation material 22 is formed by embedding an insulating material in the trench and performing polishing.
그러나 상기 트랜치를 형성하기 위한 식각을 수행할 때 주변의 패턴의 밀집도에 따라 식각 속도가 달라져서 상기 트랜치의 깊이의 차이가 발생한다. 즉 반도체 장치에서 패턴이 조밀하게 형성되어 있는 셀(cell) 영역과 패턴이 조밀하지 않은 주변(peri)영역에 상기 트랜치를 형성하기 위한 식각을 수행하면, 상기 셀 영역의 식각이 빠르게 진행되어 상기 트랜치의 깊이가 깊어진다. 또한 상기 제1 산화막의 두께가 다를 경우 식각에 의해 트랜치를 형성하면, 상기 제1 산화막이 두꺼운 영역에서의 트랜치 깊이가 얕다. 그 이유는 상기 제1 산화막과 상기 실리콘과의 선택비가 없으므로 상기 제1 산화막이 두꺼운 영역에서 상기 제1 산화막을 식각할 때 제1 산화막이 두껍지 않은 영역에서는 이미 실리콘 식각이 수행되기 때문이다. 상기 트랜치의 깊이 차이는 제 1산화막이 영역에 따라 약 75Å과 330Å으로 형성되어 있는 경우, 패턴이 조밀한 셀 영역으로서 제 1산화막의 두께가 약 75Å인 영역과 패턴이 조밀하지 않은 주변 영역으로서 제 1산화막의 두께가 약 330Å인 영역에서 형성되는 트랜치 깊이는 약 700Å 정도의 차이가 발생한다. 상기 트랜치의 깊이의 차이는 반도체 장치의 절연 특성을 열악하게 하여 상기 반도체 장치의 신뢰성을 저하하는 원인이 된다.However, when the etching process is performed to form the trench, the etching speed is changed according to the density of the surrounding pattern, thereby causing a difference in the depth of the trench. That is, when etching is performed to form the trench in a cell region where the pattern is densely formed and a peri region where the pattern is not dense in the semiconductor device, the etching of the cell region proceeds rapidly to form the trench. Deepens. In addition, when the thickness of the first oxide film is different, when the trench is formed by etching, the trench depth in the thick region of the first oxide film is shallow. The reason is that since there is no selectivity ratio between the first oxide film and the silicon, silicon etching is already performed in the region where the first oxide film is not thick when the first oxide film is etched in the region where the first oxide film is thick. The depth difference between the trenches is about 75 mm 3 and about 330 mm 3 depending on the region of the trench. The trench depth formed in the region where the thickness of the oxide film is about 330 GPa is about 700 GPa. The difference in the depth of the trench causes poor insulation characteristics of the semiconductor device, which causes a decrease in the reliability of the semiconductor device.
또한 상기 트랜치를 형성하기 위한 식각을 수행할 때, 하드 마스크로 사용하는 상기 반사 방지막과 산화막과의 식각 선택비가 낮아서 상기 반사 방지막과 산화막이 함께 식각되므로 상기 반사 방지막의 두께가 두꺼워야 한다. 따라서 상기 반사 방지막을 두껍게 형성하기 위해 많은 시간과 비용이 소요되어 반도체 장치의 생산성을 저하한다.In addition, when the etching process is performed to form the trench, the anti-reflection film and the oxide film are etched together because the etch selectivity of the anti-reflection film and the oxide film used as a hard mask is low, so that the thickness of the anti-reflection film should be thick. Therefore, it takes a lot of time and cost to form the anti-reflection film thick, thereby lowering the productivity of the semiconductor device.
따라서 본 발명은 반도체 장치에서 트랜치의 깊이의 차이를 최소화 하는 소자 분리 영역의 형성 방법을 제공하는 데 있다.Accordingly, an aspect of the present invention is to provide a method of forming an isolation region for minimizing a difference in depth of a trench in a semiconductor device.
도 1a 내지 도 1e는 종래의 반도체 장치에서 소자 분리 영역의 형성 방법을 설명하기 위한 단면도들이다.1A to 1E are cross-sectional views illustrating a method of forming an isolation region in a conventional semiconductor device.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 장치에서 소자 분리 영역의 형성 방법을 설명하기 위한 단면도들이다.2A to 2F are cross-sectional views illustrating a method of forming an isolation region in a semiconductor device according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
30 : 실리콘 기판 30a : 트랜치30: silicon substrate 30a: trench
32 : 제1 산화막 32a, 32b : 제1 산화막 패턴32: first oxide film 32a, 32b: first oxide film pattern
34 : 폴리 실리콘막 34a : 폴리 실리콘막 패턴34 polysilicon film 34a polysilicon film pattern
36 : 질화막 36a : 질화막 패턴36: nitride film 36a: nitride film pattern
38 : 제2 산화막 38a : 제2 산화막 패턴38: second oxide film 38a: second oxide film pattern
40 : 반사 방지막 40a : 반사 방지막 패턴40: antireflection film 40a: antireflection film pattern
상기 목적을 달성하기 위한 본 발명의 반도체 장치에서 소자 분리 영역의 형성 방법은, 실리콘 기판 상에 영역에 따라 두께가 다른 절연막과 폴리 실리콘막을 순차적으로 증착하는 단계와 상기 폴리 실리콘막의 소정 부분을 식각하여 상기 절연막을 노출하는 단계와 상기 노출된 절연막을 하부의 실리콘 기판과 5:1 내지 20:1의 선택비를 갖는 식각 가스로 식각을 수행하여 상기 실리콘 기판의 표면을 노출하는 단계와 상기 노출된 실리콘을 식각하여 트랜치를 형성하는 단계를 포함한다.In the semiconductor device of the present invention for achieving the above object, a method of forming a device isolation region, by sequentially depositing an insulating film and a polysilicon film having a different thickness depending on the region on the silicon substrate and by etching a predetermined portion of the polysilicon film Exposing the surface of the silicon substrate by exposing the insulating layer and etching the exposed insulating layer with an etching gas having a selectivity of 5: 1 to 20: 1 with an underlying silicon substrate; Etching to form a trench.
상기 절연층의 식각은 C4F8, CO 및 Ar 의 혼합 가스 또는CHF3및 O2의 혼합 가스를 식각 가스로 사용한다.The etching of the insulating layer uses a mixed gas of C 4 F 8 , CO and Ar or a mixed gas of CHF 3 and O 2 as an etching gas.
상기 폴리 실리콘층의 식각과 상기 절연층의 식각을 동일 챔버 내에서 인시튜로 수행한다.The etching of the polysilicon layer and the etching of the insulating layer are performed in situ in the same chamber.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings.
도 2는 본 발명의 일 실시 예에 따른 소자 분리 영역의 형성 방법을 설명하기 위한 단면도들이다.2 is a cross-sectional view illustrating a method of forming an isolation region according to an embodiment of the present invention.
도 2a를 참조하면, 실리콘 기판(30)상에 트랜지스터의 게이트 옥사이드를 형성하기 위한 제1 산화막(32)을 증착한다. 상기 제1 산화막(32)은 영역에 따라 두께가 다르게 형성되어 반도체 장치 내에 두가지 종류 이상의 게이트를 형성한다. 구체적으로 반도체 장치에서 높은 전압이 인가되는 게이트 전극은 제1 산화막(32)의 두께가 300 내지 400Å정도로 높게 형성되고, 상대적으로 낮은 전압이 인가되는 게이트 전극은 제1 산화막(32)의 두께가 50 내지 100Å정도로 낮게 형성된다. 상기 제1 산화막(32)상에 450 내지 550Å의 두께를 갖는 폴리 실리콘막(34)을 증착한다. 그리고 상기 폴리 실리콘막(34)상에 질화막(36)을 증착하고, 순차적으로 제2 산화막(38) 및 반사 방지막(40)을 증착한다. 상기 질화막(36)은 후속으로 진행되는 연마 공정에서 연마 종말점을 알려주기 위한 막질이고, 상기 제2 산화막(38)은 트랜치를 형성하기 위한 하드 마스크(Hard mask)이고, 상기 반사 방지막(40)은 사진 식각 공정시의 난반사를 방지하기 위한 막질이다.Referring to FIG. 2A, a first oxide layer 32 for forming a gate oxide of a transistor is deposited on a silicon substrate 30. The first oxide layer 32 may be formed to have different thicknesses according to regions to form two or more kinds of gates in the semiconductor device. Specifically, in the semiconductor device, the gate electrode to which a high voltage is applied is formed to have a high thickness of the first oxide film 32 of about 300 to 400 kV, and the gate electrode to which a relatively low voltage is to be applied is 50 to a thickness of the first oxide film 32. It is formed as low as about 100Å. A polysilicon film 34 having a thickness of 450 to 550 GPa is deposited on the first oxide film 32. The nitride film 36 is deposited on the polysilicon film 34, and the second oxide film 38 and the anti-reflection film 40 are sequentially deposited. The nitride film 36 is a film material for indicating a polishing end point in a subsequent polishing process, the second oxide film 38 is a hard mask for forming a trench, and the anti-reflection film 40 is It is a film to prevent diffuse reflection during the photolithography process.
도 2b를 참조하면, 상기 반사 방지막(40), 제2 산화막(38) 및 질화막(36)의 소정 부분을 식각한다. 구체적으로 상기 반사 방지막(40)상에 포토레지스트층을 형성한 후, 이를 통상의 사진 공정을 통해 패터닝하여 포도레지스트 패턴을 형성하고 식각을 실시한다. 상기 식각은 동일 챔버 내에서 동일 식각 가스를 사용하여 인시튜로 수행할 수 있다. 상기 식각 가스는 바람직 하게 CF4, CHF3, Ar, 및 O2의 혼합가스를 사용한다.Referring to FIG. 2B, predetermined portions of the anti-reflection film 40, the second oxide film 38, and the nitride film 36 are etched. Specifically, after forming a photoresist layer on the anti-reflection film 40, it is patterned through a conventional photo process to form a grape resist pattern and etching. The etching may be performed in situ using the same etching gas in the same chamber. The etching gas preferably uses a mixed gas of CF 4 , CHF 3 , Ar, and O 2 .
도 2c를 참조하면, 상기 소정 부분이 식각된 반사 방지막 패턴(40a), 제2 산화막 패턴(38a)및 질화막 패턴(36a)을 하드 마스크로 상기 폴리 실리콘(34)을 식각하여 상기 제1 산화막(32)의 표면을 노출하는 폴리 실리콘 패턴(34a)을 형성한다. 이때 제1 산화막(32)과 상기 폴리 실리콘(34)과의 식각 선택비가 5:1 내지 20:1이 식각 가스를 사용하여 식각함으로서 상기 제1 산화막(32)의 식각을 최소화 한다. 상기 폴리 실리콘(34a)을 식각할 때 상기 제1 산화막(32)이 식각되면, 액티브영역(Active area)에 피팅(pitting)이 발생되고 이로 인해 트랜치의 깊이를 조절하지 못하게 된다.Referring to FIG. 2C, the polysilicon 34 may be etched using the anti-reflection film pattern 40a, the second oxide film pattern 38a, and the nitride film pattern 36a having the predetermined portions etched into the first oxide film ( A polysilicon pattern 34a exposing the surface of 32 is formed. In this case, the etching selectivity between the first oxide layer 32 and the polysilicon 34 is 5: 1 to 20: 1 by etching the etching gas to minimize the etching of the first oxide layer 32. When the first oxide layer 32 is etched when the polysilicon 34a is etched, pitting occurs in an active area, thereby preventing the depth of the trench from being adjusted.
도 2d를 참조하면, 상기 제1 산화막(32)을 식각하여 상기 실리콘 기판(30)의 표면을 노출하는 제1 산화막 패턴(32a, 32b)을 형성한다. 이에 따라 증착된 막질들의 소정부분이 상기 실리콘 기판까지 식각되어 패터닝된 개구부(42)가 형성되어진다. 상기 제1 산화막(32)의 식각은 상기 실리콘(30) 및 상기 반사 방지막 패턴(40a)에 대한 식각 선택비가 5:1 내지 20:1인 식각 가스를 사용하여 상기 실리콘(30)의 식각 및 상기 반사 방지막 패턴(40a)의 손실을 최소화한다. 상기 식각 가스는 C4F8, CO 및 Ar 또는 O2및 CHF3또는 Ar 및 CHF3의 혼합 가스를 사용할 수 있으나 바람직하게는 C4F8, CO 및 Ar의 혼합 가스를 사용한다. 따라서 상기 제1 산화막(32)을 식각할 때 상기 실리콘(30)과의 식각 선택비가 높아서 상기 실리콘(30)의 식각이 최소화되므로, 상기 제1 산화막(32)의 두께의 차이 또는 주변 패턴의 밀집도 등에 따른 식각 속도의 차이가 발생하더라도 상기 실리콘 기판(30)의 표면까지 균일한 식각이 이루어진다. 그리고, 상기 제1 산화막(32)을 식각할 때 상기 반사 방지막 패턴(40a)과의 식각 선택비가 높아서 상기 반사 방지막 패턴(40a)의 손실이 최소화되므로 식각 마스크의 역할을 하는 상기 반사 방지막 패턴(40a)을 증착하는 두께를 감소할 수 있다.Referring to FIG. 2D, the first oxide layer 32 is etched to form first oxide layer patterns 32a and 32b exposing the surface of the silicon substrate 30. As a result, a predetermined portion of the deposited films is etched to the silicon substrate to form a patterned opening 42. The etching of the first oxide layer 32 may be performed by etching the silicon 30 using an etching gas having an etching selectivity of 5: 1 to 20: 1 with respect to the silicon 30 and the anti-reflection film pattern 40a. The loss of the antireflection film pattern 40a is minimized. The etching gas may be a mixed gas of C 4 F 8 , CO and Ar or O 2 and CHF 3 or Ar and CHF 3 , but preferably a mixed gas of C 4 F 8 , CO and Ar. Accordingly, since the etching selectivity with the silicon 30 is minimized when the first oxide layer 32 is etched, the etching of the silicon 30 is minimized. Even if there is a difference in the etching speed due to the etc. even etching to the surface of the silicon substrate 30 is made. When the first oxide layer 32 is etched, the etch selectivity with respect to the anti-reflection film pattern 40a is high, so that the loss of the anti-reflection film pattern 40a is minimized. Can be reduced in thickness.
상기 도 2c에서 설명한 폴리 실리콘(34)의 식각과 상기 도 2d에서 설명한 상기 제1 산화막(32)의 식각을 동일 챔버 내에서 인시튜로 수행할 수 있다.The etching of the polysilicon 34 described with reference to FIG. 2C and the etching of the first oxide film 32 described with reference to FIG. 2D may be performed in situ within the same chamber.
도 2e를 참조하면, 상기 개구부(42)의 하면에 노출되어 있는 실리콘 기판(30)을 식각하여 트랜치(30a)를 형성한다. 상기 실리콘(30)의 식각은 HBr,O2,Cl2의 혼합가스를 사용하여 수행한다. 상기 실리콘(30)의 식각을 수행하여 트랜치(30a)를 형성하면, 상기 제1 산화막 패턴(32a, 32b)의 두께 차이에 의해 발생하였던 트랜치(30a)의 깊이의 차이가 발생하지 않아서 상기 트랜치(30a)의 깊이는 거의 균일하게 형성된다. 따라서 상기 트랜치(30a)의 깊이의 차이가 최소화되어 양호한 절연 특성을 가지는 반도체 소자 분리 영역을 형성 할 수 있다.Referring to FIG. 2E, the trench 30a is formed by etching the silicon substrate 30 exposed on the lower surface of the opening 42. The silicon 30 is etched using a mixed gas of HBr, O 2 and Cl 2 . When the trench 30a is formed by etching the silicon 30, a difference in the depth of the trench 30a generated by the thickness difference between the first oxide layer patterns 32a and 32b does not occur and thus the trench ( The depth of 30a) is formed almost uniformly. Therefore, a difference in depth of the trench 30a may be minimized to form a semiconductor device isolation region having good insulation characteristics.
도 2f를 참조하면, 상기 트랜치(30a) 및 개구부(42)에 절연 물질을 매몰하고 연마를 실시하여 소자 분리 영역(44)을 형성한다.Referring to FIG. 2F, an insulating material is buried in the trench 30a and the opening 42 and polished to form the device isolation region 44.
따라서 게이트 옥사이드의 두께가 다른 트랜지스터를 형성하는 경우 또는 영역에 따라 패턴의 밀집도 차이가 있을 경우에도 트랜치의 깊이의 차이가 최소화 된 소자 분리 영역을 형성할 수 있다.Therefore, even when the transistors having different gate oxide thicknesses are formed, or even when the density of patterns is different depending on regions, device isolation regions having a minimum difference in trench depth may be formed.
본 발명에 의하면, 게이트 옥사이드의 두께가 다른 트랜지스터를 형성하기 위하여 상기 게이트 옥사이드로 형성되는 제1 산화막의 두께가 영역에 따라 다르거나 또는 패턴의 밀집도가 영역에 따라 차이가 있을 경우에도 반도체 소자 분리 영역의 트랜치의 깊이의 차이를 최소화 할 수 있다. 때문에 상기 트랜치의 깊이의 차이에 따라 소자 분리 특성이 열악해 지는 것을 방지하여 반도체 장치의 신뢰성이 향상된다. 또한 상기 제1 산화막을 식각할 때 식각 선택비에 의해 반사 방지막의식각이 최소화 되므로 상기 반사 방지막을 증착하는 두께를 감소할 수 있다. 따라서 상기 반사 방지막의 두께의 감소에 따른 공정 수행 시간과 비용이 감소되어 반도체 장치의 생산성을 향상하는 효과가 있다.According to the present invention, in order to form a transistor having a different thickness of the gate oxide, even if the thickness of the first oxide film formed of the gate oxide varies depending on the region or the density of the pattern varies according to the region, the semiconductor device isolation region Minimize the difference in the depth of the trench. Therefore, the device isolation characteristic is prevented from deteriorating due to the difference in the depth of the trench, thereby improving the reliability of the semiconductor device. In addition, since the etching of the anti-reflection film is minimized by the etching selectivity when the first oxide film is etched, the thickness of depositing the anti-reflection film may be reduced. Therefore, process execution time and cost are reduced according to the decrease of the thickness of the anti-reflection film, thereby improving the productivity of the semiconductor device.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.
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