KR20020017637A - 다중 입력 클럭 선택기 - Google Patents

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박현상
이재훈
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윤종용
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Abstract

여기에 개시된 클럭 선택기는, 제 1 및 제 2 선택 신호들을 각각 받아들이는 제 1 및 제 2 전단 앤드 게이트들과, 제 1 및 제 2 클럭 신호들을 각각 받아들이는 제 1 및 제 2 후단 앤드 게이트들과, 상기 제 1 전단 및 후단 앤드 게이트들 사이에 직렬로 연결되고, 상기 제 1 클럭 신호의 폴링 에지에 입력 신호를 출력으로 전달하는 제 1 래치와, 상기 제 2 전단 및 후단 앤드 게이트들 사이에 직렬로 연결되고, 상기 제 2 클럭 신호의 폴링 에지에 입력 신호를 출력으로 전달하는 제 2 래치와, 상기 제 1 클럭 신호의 라이징 에지에 상기 제 1 래치의 반전 출력 신호를 받아들여 상기 제 1 전단 앤드 게이트로 제공하는 제 1 플립플롭과, 상기 제 2 클럭 신호의 라이징 에지에 상기 제 2 래치의 반전 출력 신호를 받아들여 상기 제 2 전단 앤드 게이트로 제공하는 제 2 플립플롭, 그리고 상기 제 1 및 제 2 후단 앤드 게이트들의 출력 신호를 받아들여 로직 연산해서 선택 클럭 신호를 출력하는 오아 게이트를 포함한다.

Description

다중 입력 클럭 선택기{MULTIPLE INPUT CLOCK SELECTOR}
본 발명은 발진기(oscillator)에 관한 것으로, 좀 더 구체적으로는 복수 개의 발진기에서 발생된 서로 다른 주파수를 가지는 클럭 신호들을 비동기적으로(asynchronously) 선택하는 클럭 선택기에 관한 것이다.
최근의 전자 제품에서는 저전력 소모에 대한 요구가 증대되고 있다. 저전력 소모 회로를 구현하기 위해서는 시스템 클럭 신호를 필요에 따라서 다양한 주파수를 가지는 여러 개의 클럭 소스로부터 선택해서 사용하는 장치가 필요하다. 그러나, 일반적인 멀티플렉서에 서로 다른 주파수를 가지는 클럭 소스를 입력으로 사용해서 출력을 선택할 경우, 글리치(glitch)의 발생은 필연적이다.
이와 같은 글리치의 발생을 방지하기 위한 방법이 1989년 8월 1일 Maher에 의해 취득된 U. S. Pat. No. 4,853,653, "MULTIPLE INPUT CLOCK SELECTOR"에 개시되어 있다.
도 1은 글리치의 발생을 방지할 수 있는 Maher의 클럭 선택기를 보여주는 도면이다.
도 1을 참조하면, 상기 클럭 선택기(10)는 제 1 및 제 2 클럭 신호들(CLK1, CLK2)을 각각 발생하는 두 개의 발진기들(미 도시됨)과 연결된다. 상기 클럭 선택기(10)는 제 1 및 제 2 선택 신호들(SEL1, SEL2)에 응답해서 상기 클럭 신호들(CLK1, CLK2) 가운데 하나를 선택 클럭 신호(CLKOUT)로 출력한다.
상술한 바와 같은 클럭 선택기(10)의 동작은 도 2에 도시된 타이밍도를 참조하여 상세히 설명한다. 도 2에 도시된 바와 같이, 제 1 클럭 신호(CLK1)와 제 2 클럭 신호(CLK2)는 서로 다른 주파수를 가지며, 초기 상태에서 상기 제 1 선택 신호(SEL1)가 하이 레벨이고, 제 2 선택 신호(SEL2)가 로우 레벨임을 가정한다. 이경우, 상기 D-플립플롭(16)의 비반전 출력 단자(Q)로부터 출력되는 신호는 하이 레벨이고, 상기 D-플립플롭(26)의 비반전 출력 단자(Q)로부터 출력되는 로우 레벨이다. 그러므로, 상기 오아 게이트(20)로부터 출력되는 클럭 신호(CLKOUT)는 제 1 클럭 신호(CLK1)가 된다. 이 때, 상기 D-플립플롭(16)의 반전 출력 단자(QN)로부터 출력되는 신호는 로우 레벨이고, 상기 D-플립플롭(26)의 반전 출력 단자(QN)로부터 출력되는 신호는 하이 레벨이다.
도 2에 도시된 바와 같이, 상기 제 1 선택 신호(SEL1)가 비선택되어 하이 레벨에서 로우 레벨로 천이하고, 상기 제 2 선택 신호(SEL2)가 선택되어 로우레벨에서 하이 레벨로 천이하는 경우 상기 클럭 선택기(10)의 동작은 다음과 같다.
상기 D-플립플롭(14)의 출력 신호(Q)는 상기 제 1 클럭 신호(CLK1)의 제 1 폴링 에지(falling edge; 즉, T2)에 로우 레벨로 된다. 상기 D-플립플롭(16)의 비반전 출력 신호(Q)는 상기 제 1 클럭 신호(CLK1)의 제 2 폴링 에지(T3)에 로우 레벨로 된다. 그러므로, 상기 오아 게이트(20)의 출력 신호(CLKOUT)는 상기 제 2 클럭 신호(CLK2)가 선택될 때까지 로우 레벨을 유지한다.
한편, 상기 제 1 클럭 신호(CLK1)의 제 2 폴링 에지(T3)에 상기 D-플립플롭(16)의 반전 출력 신호(QN)는 하이 레벨로 되고, 이 신호는 앤드 게이트(22)의 입력으로 피드백된다.
상기 앤드 게이트(22)의 입력 신호가 모두 하이 레벨로 됨에 따라 상기 제 2 클럭 신호(CLK2)의 제 1 폴링 에지(T4)에 상기 D-플립플롭(24)의 출력 신호(Q)는 하이 레벨로 된다. 상기 D-플립플롭(26)의 비반전 출력 신호(Q)는 상기 제 2 클럭신호의 제 2 폴링 에지(T5)에 하이 레벨로 된다. 그러므로, 상기 앤드 게이트(28)는 제 2 클럭 신호(CLK2)를 출력하고, 상기 오아 게이트(20)로부터 출력되는 신호(CLKOUT)는 상기 제 2 클럭 신호(CLK2)가 된다.
상술한 바와 같은 종래의 클럭 선택기(10)는 클럭 선택 신호가 변경된 후에도 이전에 선택된 클럭 신호를 2 사이클 동안 계속해서 출력하고, 변경 선택된 클럭 신호의 1 사이클 동안 휴지(idle) 상태를 유지한 후 변경 선택된 클럭 신호를 비로소 출력한다. 그러므로, 클럭 신호를 변경하는데 있어서 도 2에 도시된 바와 같이, T2에서 T5까지 비교적 긴 시간을 낭비하게 된다. 이는 전자 장치의 효율을 떨어뜨리는 결과를 초래한다.
그러므로, 클럭 선택을 변경하는데 소요되는 시간이 감소된 클럭 발생기가 요구된다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 클럭 선택을 변경하는데 소요되는 시간이 감소된 클럭 발생기를 제공하는데 있다.
도 1은 글리치의 발생을 방지할 수 있는 Maher의 클럭 선택기를 보여주는 도면;
도 2는 도 1에 도시된 클럭 선택기의 동작을 보여주는 타이밍도;
도 3은 본 발명의 바람직한 실시예에 따른 클럭 선택기를 보여주는 도면; 그리고
도 4는 도 3에 도시된 클럭 선택기의 동작을 보여주는 타이밍도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 클럭 선택기
102, 106, 112, 116 : 앤드 게이트
104, 114 : 래치
108, 118 : D-플립플롭
110 : 오아 게이트
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 클럭 선택기는: 제 1 및 제 2 선택 신호들을 각각 받아들이는 제 1 및 제 2 전단 로직 회로들, 제 1 및 제 2 클럭 신호들을 각각 받아들이는 제 1 및 제 2 후단 로직 회로들, 상기 제 1 전단 및 후단 로직 회로들 사이에 직렬로 연결되고, 상기제 1 클럭 신호의 폴링 에지에 입력 신호를 출력으로 전달하는 제 1 래치, 상기 제 2 전단 및 후단 로직 회로들 사이에 직렬로 연결되고, 상기 제 2 클럭 신호의 폴링 에지에 입력 신호를 출력으로 전달하는 제 2 래치, 상기 제 1 클럭 신호의 라이징 에지에 상기 제 1 래치의 반전 출력 신호를 받아들여 상기 제 1 전단 로직 회로로 제공하는 제 1 플립플롭, 상기 제 2 클럭 신호의 라이징 에지에 상기 제 2 래치의 반전 출력 신호를 받아들여 상기 제 2 전단 로직 회로로 제공하는 제 2 플립플롭, 그리고 상기 제 1 및 제 2 후단 로직 회로들의 출력 신호를 받아들여 로직 연산해서 선택 클럭 신호를 출력하는 로직 회로를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 및 제 2 래치들은 D-타입 액티브 로우 래치로 구성되고, 상기 제1 및 제 2 플립플롭들은 D-플립플롭으로 구성된다.
바람직한 실시예에 있어서, 상기 전단 및 후단 로직 회로들은 앤드 게이트로 구성되고, 상기 로직 회로는 오아 게이트로 구성된다.
이와 같은 회로에 의해서, 복수 개의 발진기에서 발생된 서로 다른 주파수를 가지는 클럭 신호들을 비동기적으로 변경 선택하는데 있어서 소요되는 시간이 감소된 클럭 선택기를 구현할 수 있다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 3 내지 도 4를 참조하여 상세히 설명한다.
도 3은 본 발명의 바람직한 실시예에 따른 클럭 선택기를 보여주는 도면이다.
도 3을 참조하면, 상기 클럭 선택기(100)는 제 1 및 제 2 클럭 신호들(CLK1, CLK2)을 각각 발생하는 두 개의 발진기들(미 도시됨)과 연결된다. 상기 클럭 선택기(100)는 제 1 및 제 2 선택 신호들(SEL1, SEL2)에 응답해서 상기 클럭 신호들(CLK1, CLK2) 가운데 하나를 선택 클럭 신호(CLKOUT)로 출력한다.
구체적으로, 상기 클럭 선택기(100)는 제 1 및 제 2 전단 앤드(AND) 게이트들(102, 112), 제 1 및 제 2 래치들(104, 114), 제 1 및 제 2 후단 앤드 게이트들(106, 116), 제 1 및 제 2 D-플립플롭들(108, 118), 그리고 오아 게이트(110)를 포함한다. 이 실시예에서, 상기 제 1 및 제 2 래치들(104, 114)은 D-타입 액티브 로우(active low) 래치로 구성된다.
상기 제 1 전단 앤드 게이트(102)는 상기 제 1 선택 신호(SEL1)와 상기 제 2 D-플립플롭(118)의 출력 신호를 받아들여 앤드 연산한다. 상기 제 1 래치(104)는 상기 제 1 클럭 신호(CLK1)의 폴링 에지에 응답하여 상기 제 1 전단 앤드 게이트(102)로부터의 입력 신호를 출력으로 전달한다. 상기 제 1 전단 앤드 게이트(106)는 상기 제 1 래치(104)의 비반전 출력 신호(Q)와 상기 제 1 클럭 신호(CLK1)를 받아들여 앤드 연산한다. 상기 제 1 D-플립플롭(108)은 상기 제 1 클럭 신호(CLK1)의 라이징 에지(rising edge)에 응답해서 상기 제 1 래치(104)의 반전 출력 신호(Q)를 출력 신호로 출력한다. 상기 제 1 D-플립플롭(108)의 출력 신호(Q)는 상기 제 2 전단 앤드 게이트(112)의 입력으로 피드백된다.
상기 제 2 전단 앤드 게이트(112)는 상기 제 2 선택 신호(SEL2)와 상기 제 1 D-플립플롭(108)의 출력 신호를 받아들여 앤드 연산한다. 상기 제 2 래치(114)는상기 제 1 클럭 신호(CLK2)의 폴링 에지에 응답하여 상기 제 2 전단 앤드 게이트(112)로부터의 입력 신호를 출력으로 전달한다. 상기 제 2 후단 앤드 게이트(116)는 상기 제 2 래치(114)의 비반전 출력 신호(Q)와 상기 제 2 클럭 신호(CLK2)를 받아들여 앤드 연산한다. 상기 제 2 D-플립플롭(118)은 상기 제 2 클럭 신호(CLK2)의 라이징 에지에 응답해서 상기 제 2 래치(114)의 반전 출력 신호(Q)를 출력 신호로 출력한다. 상기 제 2 D-플립플롭(118)의 출력 신호(Q)는 상기 제 1 전단 앤드 게이트(102)의 입력으로 피드백된다.
상기 오아 게이트(110)는 상기 제 2 전단 및 후단 앤드 게이트들(106, 116)의 출력 신호를 받아들여 오아 연산하고, 선택 클럭 신호(CLKOUT)로 출력한다.
계속해서, 도 4를 참조하여 도 3에 도시된 클럭 선택기의 동작이 설명된다.
도 4는 도 3에 도시된 클럭 선택기의 동작을 보여주는 타이밍도이다. 도 4에 도시된 바와 같이, 제 1 및 제 2 클럭 신호들(CLK1, CLK2)은 서로 다른 주파수를 갖는다. 제 1 및 제 2 선택 신호들(SEL1, SEL2)은 SEL1*SEL2=0 조건을 만족한다. 즉, 제 1 및 제 2 선택 신호들(SEL1, SEL2) 가운데 하나가 하이 레벨이면 나머지 하나는 로우 레벨이다.
초기 상태에서, 상기 제 1 클럭 신호(SEL1)는 하이 레벨이고, 상기 제 2 클럭 신호(SEL2)는 로우 레벨임을 가정하면, 상기 제 2 전단 앤드 게이트(112)는 로우 레벨의 신호를 출력하고, 상기 제 2 래치(114)는 상기 제 2 클럭 신호(CLK2)의 폴링 에지에 로우 레벨의 비반전 출력 신호(Q)와 하이 레벨의 반전 출력 신호(QN)를 출력한다. 계속해서, 상기 제 2 D-플립플롭(118)은 상기 제 2 클럭 신호(CLK2)의 라이징 에지에 상기 제 2 후단 앤드 게이트(116)의 출력 신호를 출력으로 전달한다. 상기 제 2 D-플립플롭(118)의 출력 신호(Q)는 상기 제 1 전단 앤드 게이트(102)의 입력으로 피드백된다.
상기 제 1 전단 앤드 게이트(102)는 두 입력 신호들(즉, 제 1 선택 신호와 상기 제 2 D-플립플롭의 출력 신호)이 모두 하이 레벨이므로, 하이 레벨의 신호를 출력한다. 상기 제 1 래치(104)는 상기 제 1 클럭 신호(CLK1)의 폴링 에지에 응답해서 상기 앤드 게이트(102)로부터의 하이 레벨 입력 신호를 출력으로 전달한다. 그러므로, 상기 제 2 후단 앤드 게이트(106)는 제 1 클럭 신호(CLK1)를 출력한다. 따라서, 상기 오아 게이트(110)로부터 출력되는 선택 클럭 신호(CLKOUT)는 제 1 클럭 신호(CLK1)가 된다.
상기 제 1 선택 신호(SEL1)가 비선택되어 하이 레벨에서 로우 레벨로 천이하고, 상기 제 2 선택 신호(SEL2)가 선택되어 로우레벨에서 하이 레벨로 천이하는 경우, 상기 클럭 선택기(10)의 동작은 다음과 같다.
상기 제 1 클럭 신호(CLK1)가 로우 레벨로 됨에 따라, 상기 제 1 전단 앤드 게이트(102)는 로우 레벨의 신호를 출력하고, 상기 제 1 래치(104)는 상기 제 1 클럭 신호(CLK1)의 폴링 에지에 응답해서 상기 제 1 전단 앤드 게이트(102)로부터의 로우 레벨의 신호를 출력한다. 그러므로, 상기 제 1 후단 앤드 게이트(106)는 상기 제 1 클럭 신호(CLK1)와 무관하게 로우 레벨의 신호를 출력하게 된다. 즉, 상기 제 1 클럭 신호(CLK1)가 로우 레벨로 천이하는 시점(T11)부터 상기 제 1 클럭 신호(CLK1)는 선택 클럭 신호(CLKOUT)로 더 이상 출력되지 않고, 상기 선택 클럭신호(CLKOUT)는 제 2 클럭 신호(CLK2)가 출력될 때까지 로우 레벨을 유지하게 된다.
상기 제 1 D-플립플롭(108)은 상기 제 1 클럭 신호(CLK1)의 라이징 에지(T12)에 응답해서, 상기 제 1 래치(104)의 하이 레벨 반전 출력 신호(QN)를 제 2 전단 앤드 게이트(112)로 전달한다. 상기 제 2 전단 앤드 게이트(112)는 두 입력 신호들(즉, 제 2 선택 신호와 상기 제 1 D-플립플롭의 출력 신호)이 모두 하이 레벨로 됨에 따라 하이 레벨의 신호를 출력한다. 상기 제 2 래치(114)는 상기 제 2 클럭 신호(CLK2)의 폴링 에지(T13)에 응답해서 상기 제 2 전단 앤드 게이트(112)로부터의 하이 레벨 입력 신호를 출력으로 전달한다. 그러므로, 상기 앤드 게이트(116)는 제 2 클럭 신호(CLK2)를 출력한다. 상기 제 2 D-플립플롭(118)은 상기 제 2 클럭 신호(CLK2)의 라이징 에지(T14)에 상기 제 1 래치(114)의 비반전 출력 단자(QN)로부터 출력되는 로우 레벨의 신호를 상기 제 1 전단 앤드 게이트(102)의 입력으로 피드백한다.
상술한 바와 같이, 본 발명의 클럭 선택기(100)는 클럭 선택 신호들(SEL1, SEL2)이 변경되면, 이전에 선택된 클럭 신호를 폴링 에지(T11)까지 출력한 후, 새롭게 선택된 클럭 신호는 라이징 에지(T14)부터 출력한다. 따라서, 클럭 신호가 변경 선택되는 구간(T11-T14) 동안 선택 클럭 신호(CLKOUT)는 로우 레벨을 유지하므로 글리치가 발생되지 않는다.
더욱이, 종래 기술에 따른 클럭 선택기(10)의 타이밍도인 도 2와 본 발명에 따른 클럭 선택기(100)의 타이밍도인 도 4의 비교에서 알 수 있듯이, 본 발명에 따른 클럭 선택기(100)에서 클럭 변경에 소요되는 시간은 종래에 비해 현저히 감소했음을 알 수 있다.
또한, 본 발명에서는 2 개의 래치와 2 개의 D-플립플롭을 사용함으로써 종래에 4 개의 D-플립플롭을 사용한 것에 비해 회로 면적을 약 10% 정도 감소시킬 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이상과 같은 본 발명에 의하면, 복수 개의 발진기에서 발생된 서로 다른 주파수를 가지는 클럭 신호들을 비동기적으로 변경 선택하는데 있어서 소요되는 시간을 종래보다 감소시킬 수 있다. 또한, 본 발명의 클럭 선택기에서는 2 개의 래치와 2 개의 D-플립플롭을 사용함으로써 종래에 4 개의 D-플립플롭을 사용한 것에 비해 회로 면적을 약 10% 정도 감소시킬 수 있다.

Claims (5)

  1. 클럭 선택기에 있어서:
    제 1 및 제 2 선택 신호들을 각각 받아들이는 제 1 및 제 2 전단 로직 회로들과;
    제 1 및 제 2 클럭 신호들을 각각 받아들이는 제 1 및 제 2 후단 로직 회로들과;
    상기 제 1 전단 및 후단 로직 회로들 사이에 직렬로 연결되고, 상기 제 1 클럭 신호의 폴링 에지에 입력 신호를 출력으로 전달하는 제 1 래치와;
    상기 제 2 전단 및 후단 로직 회로들 사이에 직렬로 연결되고, 상기 제 2 클럭 신호의 폴링 에지에 입력 신호를 출력으로 전달하는 제 2 래치와;
    상기 제 1 클럭 신호의 라이징 에지에 상기 제 1 래치의 반전 출력 신호를 받아들여 상기 제 1 전단 로직 회로로 제공하는 제 1 플립플롭과;
    상기 제 2 클럭 신호의 라이징 에지에 상기 제 2 래치의 반전 출력 신호를 받아들여 상기 제 2 전단 로직 회로로 제공하는 제 2 플립플롭; 그리고
    상기 제 1 및 제 2 후단 로직 회로들의 출력 신호를 받아들여 로직 연산해서 선택 클럭 신호를 출력하는 로직 회로를 포함하는 것을 특징으로 하는 클럭 변경 대기 시간이 감소된 클럭 선택기.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 래치들은 D-타입 액티브 로우 래치로 구성되는 것을 특징으로 하는 클럭 변경 대기 시간이 감소된 클럭 선택기.
  3. 제 1 항에 있어서,
    상기 제1 및 제 2 플립플롭들은 D-플립플롭으로 구성되는 것을 특징으로 하는 클럭 변경 대기 시간이 감소된 클럭 선택기.
  4. 제 1 항에 있어서,
    상기 전단 및 후단 로직 회로들은 앤드 게이트로 구성되는 것을 특징으로 하는 클럭 변경 대기 시간이 감소된 클럭 선택기.
  5. 제 1 항에 있어서,
    상기 로직 회로는 오아 게이트로 구성되는 것을 특징으로 하는 클럭 변경 대기 시간이 감소된 클럭 선택기.
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