KR20020013836A - 이미지 언디더링하는 장치 및 방법 - Google Patents

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KR20020013836A
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메비센페리지.
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요트.게.아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

데이터 스트림에서의 데이터 워드를 디더링 및 언디더링하는 방법 및 장치. 방법은 제 1 차를 계산하고(14), 제 2 차를 계산하고(16), 상기 제 1 차와 상기 제 2 차를 비교기 값 S와 비교하고(14, 16), 상기 제 1 데이터 워드를 좌측으로 시프트 값 G - 1인 제 1 비트 수 시프트시키고(12), 상기 제 1 차와 상기 제 2 차가 비교기 값 S와 같을 때만 상기 제 1 데이터 워드에 오프셋 값 D를 더하는 것(18)에 의해서, 데이터 스트림에서의 제 1 데이터 워드를 처리하여 출력 데이터를 얻는 단계들을 포함한다. 장치는 본 방법의 단계들을 수행하는 요소들을 포함한다. 본 방법 및 장치는 공통의 단계를 사용하여 요소들이 디더링 및 언디더링 동작 모두를 수행하게 한다.

Description

이미지 언디더링하는 장치 및 방법{Image undithering apparatus and method}
미국특허 US-A-5,754,707은 이미지의 디더링된 표현을 이미지의 연속한 색조 표현으로 변환하는 언디더링 방법을 기술하고 있다. 상기 방법은 디더링된 이미지의 영역을 디더링 패턴들의 부분들과 비교한다. 이러한 패턴이 발견되었을 때, 이미지의 대응하는 부분은 적합한 연속적인 색조 표현으로 변환된다. 디더링된 이미지의 영역들은 윈도우를 적용함으로써 형성될 수 있다.
미국특허 US-A-5,598,184는 컴퓨터 그래픽스 시스템에서 향상된 컬러 복구를 위한 방법 및 장치를 기술하고 있는 것으로, 데이터를 부호화하는데 사용되는 디더링 매트릭스와 동일한 유효 형상과 크기를 갖는 필터 부호화된 데이터를 통과시킴으로써, 디더링에 의한 데이터 부호화로 인하여 손실된 컬러 정보를 복구한다. 이러한 방법을 사용하여, 2N셀들의 디더링 매트릭스를 사용하여 디더링된 데이터 스트림으로부터 N 비트의 컬러 정보가 복구될 수 있다. 이 특허는 또한 이미지를 나타내는 데이터 스트림을 디더링함으로써 디더링된 데이터 스트림이 체스판(chessboard) 패턴으로 되게 하는 방법을 개시하고 있다. 디더링 및 언디더링 방법에 대하여, 데이터 스트림 안의 동일한 수의 픽셀들이 비교된다
미국특허 US-A-5,164,717은 안티-에일리어싱된 벡터들(anti-aliased vector)의 디더링을 위한 방법 및 장치를 개시하고 있다. 디더링된 이미지들은 개별적으로 언디더링된 이미지들과 합성된다. 이 방법은 구체적으로 컴퓨터 그래픽 디스프레이 장치에서 선을 표현하는데 적용된다. 디스플레이된 벡터는 먼저 제 1 해상도로 안티-에일리어싱되고 그 다음, 디지털 이미지의 대응하는 배경화소들과 합성된다. 그 다음, 합성 프로세스의 출력된 화소 데이터는 저장 및 디스플레이를 위해 더 낮은 해상도로 디더링된다.
지금까지, 일반적인 디더링 및 언디더링 기능을 모두 수행하는데 사용될 수 있는 일반적인 방법 또는 장치가 개시되지 않았다. 보통, 애플리케이션마다, 전용의 언디더링 기능뿐만 아니라 전용의 디더링 기능이 하드웨어 또는 소프트웨어에서 구현되고 있다.
본 발명의 목적은 디더링 및 언디더링 기능을 모두 제공하기에 적합한, 디지털 이미지를 나타내는 데이터 스트림과 같은, 데이터 스트림에서의 데이터 워드들을 처리하는 방법 및 장치를 제공하는 것이다. 본 발명은, 이를테면, 디지털 이미지를 나타내는 데이터 스트림들과 같은 데이터 스트림들 내 존재하는 상이한 데이터 크기들(8 대 9, 5 대 8, 6 대 8, 혹은 9 대 8 비트 데이터 크기들) 간에 단일의 인터페이스를 제공하는 것이다. 이것은 현재 일반적으로 사용되는 데이터 크기 모두를 커버할 것이다.
본 발명의 제 2 목적은 에지 혹은 상세(details)의 왜곡을 방지하기 위해, 데이터 스트림의 균일하고 일정한 값의 부분들에만 디더링을 적용하는 디더링 기능을 제공하는 것이다.
<발명의 요약>
본 발명의 특성에 따라서, 데이터 스트림에서의 데이터 워드들을 디더링 및 언디더링하는 방법에 있어서, 제 2 데이터 워드로부터 제 1 데이터 워드를 감산함으로써 제 1 차(first difference)를 계산하고; 제 3 데이터 워드로부터 제 1 데이터 워드를 감산함으로써 제 2 차를 계산하고; 상기 제 1 차와 상기 제 2 차를 비교기 값 S와 비교하고; 상기 제 1 데이터 워드를 제 1 의 비트들로 좌측으로 시프트하는 단계(12)로서, 상기 제 1 수는 시프트 값 G - 1과 같은 시프트하고; 상기 제 1 차와 상기 제 2 차가 모두 비교기 값 S와 같을 때만, 상기 제 1 데이터 워드에 오프셋 값 D를 더하는 단계(18)에 의해, 출력 데이터 워드를 얻기 위해 데이터 스트림에서의 제 1 데이터 워드를 처리하는 단계들을 포함하는 데이터 워드 디더링 및 언디더링 방법이 제공된다.
이 방법을 사용함으로써, 디더링 기능 및 언디더링 기능을 모두 제공하는 것이 가능하다. 즉, 복구 가능한 방식으로 데이터 워드 당 비트들의 수를 감소시킴과 동시에 원래의 비트들 수로 데이터 워드 당 비트 수를 늘리는 것이 가능하다.
다른 실시예에서, 상기 시프트 값 G는 1 이상이고, 상기 시프트 값 G는 1 같거나 더하고, 상기 비교기 값 S는 1과 같고, 상기 방법은 상기 제 1 차와 상기 제 2 차가 음의 비교기 값 S와 같을 때 제 1 데이터 워드로부터 오프셋 값 D를 감산하는 단계를 더 포함한다. 바람직하게, 상기 오프셋 값 D는 2G-1과 같도록 선택된다. 이 실시예는 언디더링 기능을 할 수 있게 하여 데이터 워드 당 비트 수를 디더링 전의 원래의 수로 복구할 수 있게 한다.
바람직한 실시예에서, 상기 제 1 데이터 워드는 데이터 스트림에서의 현재의 데이터 워드이고; 상기 제 2 데이터 워드는 데이터 스트림에서의 이전의 데이터 워드이며; 상기 제 3 데이터 워드는 데이터 스트림에서의 다음 데이터 워드이다. 따라서, 데이터 스트림에서의 데이터 워드의 토그링하는 최하위 비트가 검출될 수 있고 이의 원래의 포맷으로 복구될 수 있다.
다른 바람직한 실시예에서, 상기 방법은 디더링 기능에 되게 한 것으로, 복구될 수 있게 데이터 스트림에서의 각각의 데이터 워드의 비트 수를 감소시킨다. 이 실시예에서, 상기 비교기 값 S는 0과 같고, 시프트 값 G는 0과 같고, 오프셋 값 D는 1과 같으며, 상기 제 2 데이터 워드는 상기 제 1 수의 비트들로 우측 시프트 동작 및 1의 값을 더하는 가산 동작을 수행한 후의 출력 데이터 워드와 같다. 바람직하게, 상기 제 1 데이터 워드는 데이터 스트림 내 현재의 데이터이고, 제 3 데이터 워드는 데이터 스트림에서의 다음 데이터 워드이다. 이 실시예의 본연의 피드백 루프는 데이터 스트림에서의 토그링 패턴을 발생시키며, 데이터 스트림이 이미지를 나타낼 때, 이를테면 에지 혹은 이미지 상세와 같은 어떠한 상세한 정보도 없는 이미지 콘텐트에만 디더링이 적용되게 한다. 결국, 에지나 이미지 상세에 어떠한 왜곡도 일어나지 않는다.
상기 데이터 스트림이 복수 라인의 데이터 워드로 형성된 2차원 이미지를 나타낼 때, 다른 실시예가 제공된다. 이 실시예에서, 상기 데이터 스트림이 복수 라인의 데이터 워드들로 형성된 2차원 이미지를 나타내며, 제 1 차와 제 2 차가 비교기 값과 같을 때 제 1 데이터 워드에 오프셋 값 D를 더하는 단계는 복수 라인들의 데이터 워드들 중 제 1 라인에 대해 화소 빈도 토글링 신호와 동위상으로 및 복수 라인들의 데이터 워드들 중 제 2 라인에 대해 화소 빈도 토글링 신호와 반대 위상으로 적용된다. 이러한 방식으로, 체스판 패턴이 이미지에서 생성될 것이며, 시각적으로는 디더링 패턴을 은닉시킬 것이다. 순차 라인 스캐닝되는 이미지들(예를 들면, VGA 컴퓨터 이미지들)에 있어서, 복수 라인들의 데이터 워드들의 제 1 및 제 2 라인은 연속되는 라인들이다. 비월 이미지(interlaced image)에 있어서, 이미지들의 복수 라인들의 제 1 및 제 2 라인은 1필드(반분의 이미지) 떨어진 것이다.
본 발명에 따른 방법의, 디더링 및 언디더링 동작은 왜곡을 증가시키거나 품질을 감소시키지 않고 반복적으로 적용될 수 있다.
공통의 기능성과 제한된 수의 파라미터(시프트 값 G, 오프셋 값 D 및 비교기 값 S)을 사용함으로써, 본 방법은 디더링 및 언디더링 기능을 모두 제공할 수 있다. 공통의 기능성을 사용하는 것에 의해서 본 발명을 하드웨어 및 소프트웨어로 매우 효율적으로 구현할 수 있게 한다. 본 방법은 디지털 TV 신호들과, 오디오 데이터 스트림들과 같은 그 외의 응용에 효과적으로 이득적으로 적용될 수 있다.
제 2 특성에서, 본 발명은 컴퓨터 시스템에 다운로딩한 후에 본 방법의 기능성을 컴퓨터 시스템에 제공하는 컴퓨터 프로그램에 관한 것이다. 컴퓨터 시스템은 범용 컴퓨터, 혹은 예를 들면 전용의 비디오 처리 컴퓨터일 수 있다.
본 발명의 제 3 특성은 데이터 스트림에서의 데이터 워드를 디더링 및 언디더링하는 장치에 관한 것이다. 장치는 데이터 스트림에서의 제 1 데이터 워드를 처리하여 출력 데이터를 얻도록 구성된 것으로, 데이터 스트림에서의 데이터 워드를 디더링 및 언디더링하는 장치에 있어서, 제 1, 제 2 및 제 3 데이터 워드를 각각 저장하는 제 1, 제 2 및 제 3 버퍼들; 상기 제 1 및 제 2 버퍼에 접속되어, 제 2 데이터 워드로부터 제 1 데이터 워드를 감산함으로써 제 1 차를 계산하는 제 1 계산수단; 상기 제 1 및 제 3 버퍼에 접속되어, 제 3 데이터 워드로부터 제 1 데이터 워드를 감산함으로써 제 2 차를 계산하는 제 2 계산수단; 상기 제 1 및 제 2 계산수단에 접속되어, 상기 제 1 차와 제 2 차를 비교기 값 S와 비교하는 제 1 비교기; 및 상기 제 1 데이터 워드를 좌측으로 제 1 수의 비트들로 시프트시키는 제 1 시프트 수단(40)으로서, 상기 제 1 수는 시프트 값 G-1과 같은 제 1 시프트 수단; 제 1 데이터 워드에 오프셋 값 D를 가산하는 제 1 가산 수단을 포함하고; 상기 제 1 가산 수단은 상기 제 1 차와 상기 제 2 차가 모두 상기 비교기 값 S와 같을 때만 동작한다.
본 장치의 언디더링 동작에 있어서, 장치는 상기 제 1 차와 상기 제 2 차가 음의 비교기 값 S와 같을 때 상기 제 1 데이터 워드로부터 오프셋 값 D를 감산하는 제 2 가산 수단을 더 포함한다.
본 장치의 디더링 동작에 있어서, 장치는 제 1 수의 비트들로 우측 시프트 동작 및 1의 값을 더하는 가산 동작을 수행한 후에, 출력 데이터 워드를 다시 상기 제 3 버퍼(52)로 되돌려 결합하도록 배열된 루프 백 수단을 더 포함한다.
디더링 동작의 위상 제어 모드가 되게 하기 위해서, 장치는 데이터 스트림이 복수 라인들의 데이터 워드들로 형성된 2차원 이미지를 나타낼 때, 제 1 가산 수단이 복수 라인들의 데이터 워드 중 제 1 라인에 대해 화소 빈도 토글링 신호와 동위상으로 및 복수 라인들의 데이터 워드들 중 제 2 라인에 대해 화소 빈도 토글링 신호와 반대 위상으로 인에이블되는 방식으로 제 1 가산 수단을 제어하는 화소 빈도 토글링 신호를 제공하는 위상 제어 수단을 더 포함한다.
본 발명은 데이터 스트림에서의 데이터 워드들의 비트 수를 변경하는 방법 및 장치에 관한 것으로서, 본 분야에선 보다 일반적으로는 디더링(dithering) 및 언디더링(undithering)으로서 알려져 있다. 상기 방법 및 장치는, 예를 들면, 디지털 비디오 이미지를 나타내는 데이터 스트림에 대한 디더링 동작 및 언디더링 동작 모두를 수행할 수 있다.
도 1은 본 발명에 따른 방법의 언디더링 모드의 흐름도를 도시한 것이다.
도 2는 본 발명에 따른 방법의 디더링 모드의 흐름도를 도시한 것이다.
도 3은 본 발명에 따른 방법의 하드웨어 구현의 회로도를 도시한 것이다.
비디오 처리 응용이 전개됨에 따라, 점점 더 상이한 데이터 크기가 발생한다. 집적회로가 더욱 더 작아지고 고속으로 되어감에 따라 화상을 나타내는데 사용되는 비트 수는 정확도를 증가시키기 위해서 늘어나는 추세이다. PICNIC(SAA4978)의 도입으로, 현존의 8비트 샘플 다음으로 9비트 샘플이 도입되었다. 단지 8비트만을 갖는 다른 ASIC과 호환이 될 수 있게 하면서 가외의 LSB를 완전히 손실하지 않게 하기 위해서, 가상으로 9 번째 비트를 부호화하고 복구하는 전용의 디더링 및전용의 언디더링 기능이 개발되었다.
표준 비디오 외에도 PC로부터의 화상 데이터는 이의 VGA 표준을 갖는 화상이다. (8- 및 9-비트 포맷 다음으로) 각각 5, 6, 및 5 비트로 R, G, B를 표현하는 소위 16비트 하이-컬러 모드로부터 오는 5- 및 6-비트 포맷이 도입된다. 또한 VGA 표준은 디더링 동작에 익숙하다.
본 발명에 따른 방법 및 장치는 모든 이들 상이한 데이터 크기 간을 인터페이스할 수 있다. 단지 소수의 파라미터만으로 간단히 프로그램 할 수 있다. 기본 데이터 크기가 N이면 N-1 내지 N+x의 데이터 크기가 출력될 수 있다. 가장 바람직한 실시예에서, 응용 타겟은 8에서 9, 5에서 8, 6에서 8, 혹은 9에서 8 비트 데이터 크기로 되게 하기 위해서 x=3으로 하여 방법 및 장치를 구현하는 것이다. 이것은 현재 보편적으로 사용되는 데이터 크기를 모두 커버할 것이다. 이 모든 것은 본 발명에 따라 하나의 기능으로 행해질 수 있다.
보다 적은 데이터 크기로 되게 하는 것은 단지 1 LSB만이 이의 좌측 이웃으로 적합하게 부호화될 수 있기 때문에 N-1로 제한된다. 보다 많은 데이터 크기 감축을 원한다면, 본 방법을 사용하기 바로 전에 정규 라운딩이 가장 잘 적용된다. 예를 들면, (10에서 8로)하는 경우, 먼저 10에서 9비트로 라운드하고 9에서 8비트로 되도록 본 방법을 사용한다.
본 발명의 방법의 디더링 모드의 목적은 데이터 스트림에서의 화소의 최하위 비트를 균일하고 일정한 화상 부분 상에서 수평방향으로만 토글하게 하는 것이다. 그러면, 이미지 요소의 에지에서 어떠한 왜곡도 발생하지 않는다. 디더링 동작은데이터 스트림의 화소값에 어떤 패턴을 유발하며, 이 어떤 패턴은 원 신호의 복구, 즉 언디더링된 동작을 행할 수 있게 하는 것으로 인식될 수 있다.
실시예에서, 양자화 레벨을 넘어 단지 1비트만이 놓인 화소 값은 화소 당 비트 수를 감소시킨 후에 최하위 비트를 화소 빈도 토글링하게 함으로써 나타내어진다. 디더링 동작에 의해 생긴 패턴을 인식하기 위해서, 3개의 화소 값, 즉 데이터 스트림에서의 3개의 연속한 화소가 비교되어야 한다.
본 방법의 인디더링 모드는 디더링이 적용되기 전의 원래의 수로 데이터 워드 당 비트 수를 복구하기 위해서, 데이터 스트림의 각각의 데이터 워드에 비트 수를 더한다. 이를 위해서, 디더링 동작에 의해 생긴 것인 어떤 패턴에 대해서 데이터 스트림이, 예를 들면 3개의 연속한 화소의 각각의 값을 비교함으로써 탐색된다. 이러한 패턴이 발견되었을 때, 현재의 화소값은 디더링 전의 화소의 원래의 값으로 복구된다.
먼저, 본 발명에 따른 방법의 언디더링 모드에 대해서 언디더링 모드의 흐름도를 도시한 도 1을 참조하여 기술한다.
본 발명은 언디더링 모드에서 초기화 블록 10부터 시작되며, 비교될 3 개의 화소 중 2 개를 초기화한다. 도시한 실시예에서, 두 개의 화소는 예를 들면 디지털 TV 데이터 스트림을 형성하는 일련의 데이터 스트림에서의 현재 및 다음 화소이다. 블록 11에서, 제 3 화소값이 초기화되며, 언디더링 모드의 경우 이것은 데이터 스트림에서의 이전의 화소이다.
블록 12에서, 변수 TmpPx는 현재의 화소 값을 얻고 좌측으로 시프트 값인 G비트 시프트 되고 우측으로 1비트 시프트 된다. 결과적인 화소 TmpPx는 이에 따라서 현재의 화소보다 G-1 더 큰 비트 수를 갖는다.
다음 블록에서 3 개의 화소 값(이전, 현재, 다음)을 서로 비교하여 데이터 스트림의 그 부분에 디더링 패턴이 존재하는지 여부를 확증한다.
블록 14, 16에서, 이전 화소값과 현재 화소값의 제 1 차, 다음 화소값과 현재 화소값의 제 2 차 각각이 비교기 값 S와 비교된다. 제 1 차와 제 2 차 모두가 비교기 값 S와 같을 때, 블록 18에서 변수 TmpPx에 오프셋 값 D가 더해진다.
블록 20, 22에서, 제 1 차와 제 2 차의 음 동치가 계산된다. 현재 화소값과 이전 화소값의 제 3 차와 현재 화소값과 다음 화소값의 제 4 차 각각이 비교기 값 S와 비교된다. 제 3 차 및 제 4 차 모두가 비교기 값 S와 같을 때, 블록 24에서 변수 TmpPx로부터 오프셋 값 D가 감산된다.
비교기 값 S, 파라미터 시프트 값 G, 및 오프셋 값 D를 적합하게 선택함으로써, 본 방법의 적합하게 기능하는 언디더링 모드가 달성된다. 데이터 스트림에서의 화소들을 디더링하는 목적은 양자화 레벨을 넘어 단지 1비트가 놓인 값들이 화소의 최하위 비트에 대해 화소 빈도 체스판을 만듦으로써(혹은 일련의 데이터 스트림에서의 연이은 화소들을 토글함으로써) 시각적으로 표현될 수 있다는 것이다. 그러면 언디더링 모드에서는 '1'로 취해지는 것인 비교기 값 S와 후속되는 화소들을 비교함으로써 원 데이터 스트림이 복구될 수 있다.
이전 및 다음 화소 모두가 현재 화소보다 정확히 1만큼 크면, 현재의 화소를 좌측으로 1비트 시프트한 후의 현재의 화소에 +1의 오프셋이 더해진다. 즉 G= 2이고 D=1이다. 이것은 상기 언급된 화소들이 현재의 화소보다 1만큼 작을 때 오프셋을 -1로 하여 행해진다.
출력 화소를 2비트 더 크게 하였을 때 좌측으로 2비트 시프트되고 +2 및 -2의 오프셋이 사용된다. 즉 G=3이고 D=2이다.
출력화소를 3비트 더 크게 하였을 때 좌측으로 3비트 시프트되고 +4 및 -4의 오프셋이 사용된다. 즉 G=4이고 D=4이다.
투명성(transparency)에 있어서는(화소 당 비트 수에 변경이 없는) 좌측으로의 시프트는 전혀 행해지지 않으며 오프셋은 0으로 설정된다. 즉 G=1이고 D=0이다. 이 경우, 비교기 값 S는 중요하지 않다.
마지막 동작으로서, 본 실시예의 언디더링 모드의 출력은 최소값과 최대값 간 출력의 값을 제한시키기 위해서 블록 26에서 변수 TmpPx에 대해 클리핑 동작을 수행함으로써 결정된다.
도 2의 흐름도를 참조하여, 본 실시예에 따른 방법의 디더링 모드를 설명한다. 본 발명의 방법의 디더링 모드의 목적은 수평방향으로만 데이터 스트림에서의 화소들의 최하위 비트를 균일하고 일정한 화상 부분들에 대해 토글하게 하는 것이다. 이에 따라, 이미지 요소의 에지에 어떠한 왜곡도 일어나지 않는다.
디더링 모드에서의 방법은 초기화 블록(10)부터 시작하며, 비교될 3 개의 화소값 중 2 개를 초기화한다. 도시된 실시예에서, 언디더링 모드에서의 블록 10처럼, 즉 입력되는 데이터 스트림으로부터 다음 및 현재의 화소가 초기화된다. 그러나, 이전 클럭 스텝의 출력 화소를 사용하여 리턴 루프에 의해 블록 28에서 초기화된다. 블록 28에서, 출력 화소를 입력 데이터 스트림의 입력 포맷으로 복구하기 위해서, 즉 디더링 동작 전으로 복구하기 위해서, 그러나, 원 입력화소가 기수값(odd value)을 가졌을 때만, 출력화소에 대해 동작이 수행된다. 이것은 블록 28에서 달성되는데, 여기서 출력화소는 먼저 좌측으로 1비트 시프트되고 이어서 우측으로 시프트값인 G비트로 시프트되어, 효과적으로, 출력화소가 좌측으로 1비트 시프트되거나 화소 당 비트 수가 1만큼 증가되게 한다. 그 후에, '1'의 값이 더해져서, 디더링되지 않았던 기수 화소값들만이 정확하게 복구되게 한다. 이전 화소가 디더링 되었거나 아니면 디더링되는 영역이 우수 화소값을 갖는다면 복구된 이전 화소는 결코 일치하지 않을 것이다.
다음 단계에서(블록 12, 도 1의 흐름도와 기능적으로 동일한 것에 동일한 참조부호를 가짐), 현재의 화소는 좌측으로 G 비트 시프트되고 우측으로 1비트 시프트된다. 디더링 모드의 경우에 시프트 값 G는 0의 값으로 설정되고, 따라서 현재의 화소가 우측으로 1비트 시프트하게 되어, 화소 당 비트 수를 1만큼 효과적으로 감소시키게 된다.
우수 값을 디더링하는 것은 이것이 1비트 덜 정확하게 나타날 수 있기 때문에 필요하지 않다. 기수값을 디더링하는 것은 이전 화소가 디더링되지 않았을 경우에만 필요하다. 이것은 판정블록 14, 16 및 블록 18(언디더링 모드를 참조로 하는 도 1과 동일한 참조부호를 가짐)에 의해 달성된다.
블록 14, 16에서, 이전 화소값과 현재 화소값의 제 1 차와, 다음 화소값과 현재 화소값의 제 2 차 각각은 비교기 값 S와 비교된다. 제 1 차와 제 2 차가 비교기 값 S와 같을 때, 블록 18에서 오프셋 값 D가 변수 TmpPx에 더해진다. 그러나, 디더링 모드의 경우, 일정하고 균일한 화소 시퀀스를 검출하기 위해서 비교기 값 S는 '0'으로 설정된다.
또한, 도시된 실시예에서, 본 실시예의 디더링 모드의 출력은 최소값과 최대값 간 출력의 값을 제한시키기 위해서, 블록 26에서 변수 TmpPx에 대해 클리핑 동작을 수행함으로써 결정된다.
도 1 및 도 2로부터 알 수 있듯이, 언디더링 모드용의 흐름도에서 대다수의 블록(블록 10, 12, 14, 16, 18, 26)은 제한된 수의 파라미터(시프트 값 G, 오프셋 값 D 및 비교기 값 S)를 사용함으로써, 디더링 모드용의 흐름도에서도 사용될 수 있다. 이것은 본 발명에 따른 방법의 소프트웨어 구현을 위한 프로그래밍을 매우 효율적으로 할 수 있게 하는 것이며, 언디더링 모드 및 디더링 모드 동작을 모두 가능하게 한다.
바람직한 실시예에서, 흐름도는 도 2에 도시한 바와 같이, 이를테면 비월 TV 이미지와 같은 2차원 이미지를 나타내는 디더링된 데이터 스트림에서의 체스판 패턴을 확보하기 위해서 위상(phase) 제어를 사용할 수 있게 하는 두 개의 추가 블록을 포함한다. 블록 28과 판정블록 14 사이에, 추가 블록 30이 있으며, 이 블록은 위상 제어 신호를 판정한다. 판정블록 16 다음, 블록 18 전에, 추가 판정블록 32가 있다. 이들 추가 블록 30 및 32는 데이터 스트림이 2차원 이미지를 나타낼 때 출력 데이터 스트림에서의 체스판 패턴을 확보하는데 사용된다.
추가 블록 30은 추가 판정블록 32에서 사용되는 것은 위상 제어 신호를 판정한다. 위상 제어 신호는 2비트 신호일 수 있는데, 이의 최상위 비트는 추가 판정블록 32를 디저블시키는데 사용되는 것으로 디더링 모드의 동작을 "프리 런(free run)" 모드가 되게 하는 것인데 이 모드에서 디더링은 균일하고 일정한 순차적인 화소들에 항상 적용된다.
위상 제어신호를 '0' 혹은 '1'로 설정하는 것에 의해 디더링 패턴은 이의 대응하는 위상으로 된다. 위상 제어 신호에 의해서 판정블록 16 및 16의 판정에 따라 블록 18로 진행하게 되든지 아니면 그렇지 않게 될 것이다. 기수 화소값에 관하여 판정이 디더링될 것을 거절하였다면, 추가 판정블록 32에서 다음 화소를 디더링하기로 결정할 것이다.
특히 그래픽에 있어서 위상 시행은 디더링 패턴을 시각적으로 은닉한다. 순차 스캐닝된 이미지에 경우 위상 제어 신호는 라인 빈도를 교번시킬 것이다. 화상 콘텐트에서 수평 상세와 에지는 확실하게 국부적으로 적응형이기 때문에 디더링 기능에 의해 왜곡되지 않을 것이다.
전술한 방법은 소프트웨어로 쉽게 구현될 수 있는데, 이의 실시예는 일반적으로 잘 알려진 C 프로그래밍 언어로 구현된다.
본 발명에 따라서, 디더링 및 언디더링 방법은 예를 들면 디지털 회로를 포함하는 하드웨어로 잇점을 갖고 구현될 수 있다. 디지털 회로는 도 3에 개략적으로 도시된 바와 같이, 버퍼, 가산기, 비교기, 멀티플렉서 및 그 외 많은 논리 요소들을 포함한다. 도 3에서, 신호의 수는 첨자로 언급되어 있는데, 첨자는 신호의 비트 수를 나타낸다.
장치의 동작은 제한된 수의 파라미터에 의해 제어된다. 1비트 '모드' 신호는 디더링 기능(모드='1')이 사용될 것인지 아니면 언디더링 모드(모드='0')가 사용될 것인지를 나타낸다. 디지털 회로의 경로는 제 1 멀티플렉서(80), 제 1 인버터(91), 3 게이트 OR 게이트(93), 제 2 인버터(97) 및 AND 게이트(95, 98)에 의해 모드 신호에 의해 제어된다.
또한, 전술한 바와 같이 시프트 값 G(비트), 비교기 값 S 및 오프셋 값 D를 포함하여, 3개의 파라미터가 사용된다.
도 3을 참조하여, 언디더링 기능에 사용되는 요소들을 먼저 기술한다. 디지털 회로는 데이터 스트림의 다음 화소(succ)를 저장하는 제 1 버퍼 요소(50), 데이터 스트림의 현재의 화소(cur)를 저장하는 제 2 버퍼 요소(51), 데이터 스트림의 이전 화소(prev)를 저장하는 제 3 버퍼 요소(52)를 포함한다.
제 1 버퍼(50)의 출력은 제 2 버퍼(51)와, 제 1 가산 요소 혹은 가산기(60)의 포지티브 입력과 제 3 가산기(62)의 네거티브 입력에 접속된다. 제 2 버퍼(51)의 출력은 제 1 가산기(60)의 네거티브 입력, 제 2 가산기(61)의 네거티브 입력, 제 3 가산기(62)의 포지티브 입력 및 제 4 가산기(63)의 포지티브 입력에 접속된다. 또한, 제 2 버퍼의 출력은 제 1 시프트 요소(40)와 제 1 멀티플렉서(80)의 제 1 입력에 접속된다. 제 1 멀티플렉서(80)의 출력은 제 3 버퍼(52)의 입력에 접속된다. 멀티플렉서(80)는 모드신호가 '0'(언디더링 기능)일 때 출력이 제 1 입력과 접속되게 구성하여, 제 2 버퍼(51)의 출력이 제 3 버퍼(52)의 입력에 접속된다. 제 3 버퍼(52)의 출력은 제 2 가산기(61)의 포지티브 입력과 제 4 가산기(63)의 네거티브 입력에 접속된다.
제 1 가산기(60)는 다음 화소의 값에서 현재 화소의 값을 감산함으로써 제 1 차 값을 출력하고, 제 2 가산기(61)는 이전 화소의 값에서 현재 화소의 값을 감산함으로써 제 2 차 값을 출력한다. 제 1 비교기(70)는 제 1 가산기(60)의 출력에 접속되고 비교기 값 S와 제 1 차 값을 비교한다. 마찬가지로, 제 2 비교기(71)는 제 2 가산기(61)의 출력에 접속되어 비교기 값 S와 제 2 차 값을 비교한다. 제 1 및 제 2 비교기(70, 71)의 결과들은 AND 게이트(94)에 의해 결합된다.
제 3 가산기(62)는 현재 화소의 값에서 다음 화소의 값을 감산함으로써 제 3 차 값을 출력하고 제 4 가산기(63)는 현재 화소의 값에서 이전 화소의 값을 감산함으로써 제 4 차 값을 출력한다. 제 3 및 제 4 차 값은 각각 제 1 및 제 3 차 값의 네거티브 값들이다. 제 3 비교기(72)는 제 3 가산기(62)의 출력에 접속되어, 비교기 값(S)과 제 3 차 값을 비교한다. 마찬가지로, 제 4 비교기(73)는 제 4 가산기(63)의 출력에 접속되고 비교기 값 S와 제 4 차 값을 비교한다. 제 3 및 제 4 비교기(72, 73)의 결과들은 AND 게이트(96)에 의해 결합된다.
AND 게이트(94)의 출력은 AND 게이트(95)(후술함)를 통해 제 2멀티플렉서(81)의 제어 입력에 접속된다. 값 '0'인 신호 및 3 비트 값 D를 가진 신호는 제 2 멀티플렉서(81)의 입력들에 제공된다. 제 2 멀티플렉서(81)는 제 1 비교기(70) 혹은 제 2 비교기(71)가 네거티브 결과를 가질 때 제 2 멀티플렉서(81)의 출력이 값 '0'을 갖고 제 1 비교기(70) 및 제 2 비교기(71) 모두 포지티브 결과를 제공할 때는 값 D를 갖도록 구성된다.
마찬가지로, AND 게이트(96)의 출력은 AND 게이트(98)(후술함)를 통해 제 3 멀티플렉서(82)의 제어 입력에 접속된다. 값 '0'인 신호 및 값 D를 가진 신호는 제 3 멀티플렉서(82)의 입력들에 제공된다. 제 3 멀티플렉서(82)는 제 3 비교기(72) 혹은 제 4 비교기(73)가 네거티브 결과를 가질 때 제 3 멀티플렉서(81)의 출력이 값 '0'을 갖고 제 3 비교기(72) 및 제 4 비교기(73) 모두 포지티브 결과를 제공할 때는 값 D를 갖도록 구성된다.
제 2 버퍼(51)에서 현재 화소의 값은 제 1 시프트 요소(40)의 입력에 제공되며, 제 1 시프트 요소는 G비트의 좌측 시프트 및 1비트의 우측 시프트를 실행한다. 현재의 화소는 G-1 비트만큼 커지게 된다. 시프트 요소(40)의 출력은 제 5 가산기(64)에 접속된다. 제 5 가산기의 출력은 제 6 가산기(65)의 입력에 접속된다.
제 1 시프트 요소(40)의 출력의 현재 화소의 값에는, 제 1, 제 2, 제 3, 제 4 비교기(70..73)의 결과에 따라서 D, 0, 혹은 -D 값이 더해진다.
실시예에서, 제 6 가산기(65)의 출력은 최소값과 최대값 간 값으로 출력신호를 제한시키는 클리핑 요소(99)에 접속된다.
언디더링 기능의 경우, 장치는 '1'인 비교기 값 S를 사용한다. 이전 및 다음 화소의 값이 현재 화소의 값보다 정확히 1보다 큰 값이면, 현재의 화소를 좌측으로 1비트 시프트한 후의 현재 화소에 +1의 오프셋 값이 더해진다. 이것은 상기 언급된 화소들 모두 현재 화소보다 1만큼 작을 때 오프셋을 -1로 하여 행해진다. 이것은 오프셋 값 D를 1로 설정하고 시프트 값 G를 2로 설정함으로써 달성된다. 출력을 2비트 더 크게 하였을 때, 시프트 값 G는 3으로 설정되고 오프셋 값 D는 2로 설정된다. 출력을 3비트 더 크게 하였을 때, 시프트 값 G는 4로 설정되고 오프셋 값 D는 4로 설정된다.
언디더링 모드에서, 화소 당 비트 수를 변경하지 않는 상태로 놔두는 소위 투명 모드(transparent mode)에 있는 것처럼 데이터를 통과시키는 것이 또한 가능하다. 이 경우, 시프트 값 G는 1로 설정되어, 효과적으로 제 1 시프트 요소(40)에서의 시프트를 유발시키지 않고 오프셋 값 D는 0으로 설정된다. 비교기 값 S는 이 경우 중요하지 않다.
언디더링 기능용으로 사용되기도 하는 대다수 요소가 본 발명에 따른 장치의 디더링 기능에 대해 사용된다.
이 경우, 디지털 신호 내 경로는 모드 신호 및 제 1 멀티플렉서(80), 인버터 요소(93, 97), 및 AND 게이트(95, 98)에 의해 변경된다.
디더링 모드에서 동작하고 있을 때, 모드 신호는 1로 설정되어, 효과적으로 제 1 멀티플렉서(80)가 스위칭 되게 하여 리턴 루프에 관여하게 한다. 인버터(97)는 이의 출력이 AND 게이트(98)의 타 입력에 접속되어, 효과적으로, 제 3 및 제 4가산기(62, 63), 제 3 및 제 4 비교기(72, 73) 및 AND 게이트(96)를 포함하는 디지털 회로의 하측부분이 동작되지 않게 한다. 디더링 모드(모드 신호 '1')에서, 인버터(91)의 출력은 로우가 될 것이고, 따라서 OR 게이트(93)의 출력이 이의 다른 두 개의 입력에 의존하게 된다.
리턴 루프는 출력신호(클립 요소(99)의 입력에 나타난)를 제 2 시프트 요소(41)의 입력에 제공하고, 이 제 2 시프트 요소는 신호를 좌측으로 1비트 시프트시키고, 이를 우측으로 G 비트 시프트시키고 1의 값을 더한다. 효과적으로, 제 2 시프트 요소는 디더링되지 않은 현재의 화소의 원래의 기수값들만을 정확하게 복구한다. 이전 화소가 디더링되었거나 디더링되는 영역이 우수 화소값이면 복구된 이전화소는 결코 일치하지 않을 것이다. 현재 화소의 우수 값을 디더링하는 것은 제 1 시프트 요소(40)에 의해 초래되는, 1비트 덜 정확하게 표현될 수 있기 때문에 필요하지 않다. 우수 값을 디더링하는 것은 제 1 및 제 2 비교기(70, 71)에 의해 확증되는 것인, 이전 화소가 디더링되지 않았을 경우에만 필요하다.
시프트, 오프셋 및 비교기 값을 올바르게 설정함으로써, 이러한 리턴 루프는 수평방향으로만 기수의, 균일하고 일정한 이미지 부분들에 대해 출력의 LSB가 확실하게 토글하게 한다.
도 3에 도시한 바람직한 실시예에서, 디지털 회로는 또한 출력이 EXOR 게이트(92)의 입력 중 하나에 접속되고, 2의 분주기로 구성된 것으로 네거티브 피드백 결합 D 플립플롭(90)을 포함하는 위상 제어 블록을 포함한다.
위상 제어블록은 데이터 스트림이 이를테면 TV 혹은 VGA 이미지를 나타낼 때체스판 패턴을 확보하는데 사용될 수 있다. 위상 제어블록은, 최상위 비트가 3포트 OR 게이트(93)의 입력에 제공되고, 최하위 비트가 EXOR 게이트(92)에 제공되는 2비트 위상 신호에 의해 제어된다. 위상 신호를 '2' 혹은 '3'으로(최상위 비트=1) 설정하는 것에 의해, 위상 시행이 디저블되고, AND 게이트(95)의 입력에 하이 신호를 제공함으로써, 화상 콘텐트만에 의해 따라서, 디더링 패턴이 자유롭게 런하게 된다.
위상 신호를 '0' 혹은 '1'로 설정하는 것에 의해 디더링 패턴과 동위상이 된다. 네거티브 피드백 결합 D 플립플롭(90)은 2 인자의 클럭 분주기로 기능 한다. 따라서 화소 빈도 토글링 신호가 발생된다. 비디오 신호의 수평 펄스에 의해 D 플립플롭(90)을 리셋 함으로써 신호는 화상에 관하여 항시 동위상을 갖는 것이 보장된다. EXOR 게이트(92)는 인에이블형 인버터로서 동작한다. 위상 신호의 최하위 비트에 따라 이것은 화소 빈도 신호를 반전시킬 것이다. 위상 신호의 최상위 비트는 '0'이고, 그러므로 (반전된) 화소 빈도 신호는 현재의 화소를 디더링하기 위해서 비교기(70, 71)의 결과를 제 2 멀티플렉서(81)의 제어입력으로의 허용 혹은 거절(AND 게이트(95)에 의함)할 것이다. 기수 화소가 디더링될 것이 거절되었다면 비교기는 다음 화소를 디더링할 것으로 결정할 것이다. 이 때, 화소 빈도 토글링 신호가 토글되었으며 비교기 판정을 허용할 것이다. 결국, 디더링 패턴은 토글링 신호에 기록된다. 화소 빈도 토글링 신호는 체스판 패턴을 얻는 위상 신호에 좌우될 수 있다.
전술한 바와 같은 디지털 회로는 9 대 8 비트 디더링 혹은 5 대 8, 6 대 8혹은 8 대 9 비트 언디더링과 같이 ASIC의 상세한 기능을 제어하는데 있어서 단지 소수의 파라미터만이 사용되는 디더링/언디더링 응용용의 다기능 집적회로를 제공하는 ASIC으로 실현될 수 있다.
특히, 그래픽스 이미지를 나타내는 데이터 스트림의 경우에, 위상 시행은 시각적으로 디더링 패턴을 은닉한다. 순차 스캐닝된 이미지(예를 들면 VGA 컴퓨터 이미지)에 있어서, 위상은 필드 빈도를 교번시킬 것이다. 화상 콘텐트에서 수평 상세와 에지는 디더링 기능이 확실히 국부적인 적응형이므로 디더링 기능에 의해 왜곡되지 않을 것이다.
본 발명에 따른 방법 및 장치에 많은 수정 및 변경을 생각해 낼 수 있음이 이 기술에 숙련된 자에게 명백할 것이다. 기술된 실시예는 본 발명의 예를 나타낼 뿐이고, 본 발명의 범위는 첨부된 청구범위에 의해 결정된다.

Claims (13)

  1. 데이터 스트림에서의 데이터 워드들을 디더링 및 언디더링하는 방법에 있어서,
    제 2 데이터 워드로부터 제 1 데이터 워드를 감산함으로써 제 1 차(first difference)를 계산하는 단계(14);
    제 3 데이터 워드로부터 제 1 데이터 워드를 감산함으로써 제 2 차를 계산하는 단계(16);
    상기 제 1 차와 상기 제 2 차를 비교기 값 S와 비교하는 단계(14, 16);
    상기 제 1 데이터 워드를 제 1 의 비트들로 좌측으로 시프트하는 단계(12)로서, 상기 제 1 수는 시프트 값 G - 1과 같은 시프트하는 단계;
    상기 제 1 차와 상기 제 2 차가 모두 비교기 값 S와 같을 때만, 상기 제 1 데이터 워드에 오프셋 값 D를 더하는 단계(18)에 의해, 출력 데이터 워드를 얻기 위해 데이터 스트림에서의 제 1 데이터 워드를 처리하는 단계들을 포함하는 데이터 워드 디더링 및 언디더링하는 방법.
  2. 제 1항에 있어서,
    상기 시프트 값 G는 1 같거나 더하고, 상기 비교기 값 S는 1과 같고, 상기 방법은 상기 제 1 차와 상기 제 2 차가 음의 비교기 값 S와 같을 때 제 1 데이터 워드로부터 오프셋 값 D를 감산하는 단계(24)를 더 포함하는 데이터 워드들을 디더링 및 언디더링하는 방법.
  3. 제 2항에 있어서,
    상기 오프셋 값 D는 2G-1과 같도록 선택되는, 데이터 워드들을 디더링 및 언디더링하는 방법.
  4. 제 2항 또는 제 3항에 있어서,
    상기 제 1 데이터 워드는 데이터 스트림에서의 현재의 데이터 워드이고; 상기 제 2 데이터 워드는 데이터 스트림에서의 이전의 데이터 워드이며; 상기 제 3 데이터 워드는 데이터 스트림에서의 다음 데이터 워드인, 데이터 워드들을 디더링 및 언디더링하는 방법.
  5. 제 1항에 있어서,
    상기 비교기 값 S는 0과 같고, 시프트 값 G는 0과 같고, 오프셋 값 D는 1과 같으며, 상기 제 2 데이터 워드는 상기 제 1 수의 비트들로 우측 시프트 동작 및 1의 값을 더하는 가산 동작을 수행(28)한 후의 출력 데이터 워드와 같은 데이터 워드들을 디더링 및 언디더링하는 방법.
  6. 제 5항에 있어서,
    상기 제 1 데이터 워드는 데이트 스트림에서의 현재의 데이터이고, 제 3 데이터 워드는 데이터 스트림에서의 다음 데이터 워드인, 데이터 워드들을 디더링 및 언디더링하는 방법.
  7. 제 5항 또는 제 6항에 있어서,
    상기 데이터 스트림이 복수 라인의 데이터 워드들로 형성된 2차원 이미지를 나타내며, 제 1 차와 제 2 차가 비교기 값과 같을 때 제 1 데이터 워드에 오프셋 값 D를 더하는 단계는 복수 라인들의 데이터 워드들 중 제 1 라인에 대해 화소 빈도 토글링 신호와 동위상으로 및 복수 라인들의 데이터 워드들 중 제 2 라인에 대해 화소 빈도 토글링 신호와 반대 위상으로 적용되는 데이터 워드들을 디더링 및 언디더링하는 방법.
  8. 제 1 항 내지 제 7항 중 어느 한 항에 있어서,
    제 2 데이터 워드의 출력값은 최소값과 최대값 사이로 제한되는, 데이터 워드들을 디더링 및 언디더링하는 방법.
  9. 컴퓨터 시스템에 다운로딩한 후에 제 1항 내지 제 8항 중 한 항에 따른 방법을 컴퓨터 시스템이 수행할 수 있게 하는 코드를 포함하는 컴퓨터 프로그램.
  10. 데이터 스트림에서의 제 1 데이터 워드를 처리하여 출력 데이터 워드를 얻도록 구성된 데이터 스트림에서의 데이터 워드들을 디더링 및 언디더링하는 장치에있어서,
    상기 장치는, 제 1, 제 2 및 제 3 데이터 워드를 각각 저장하는 제 1, 제 2 및 제 3 버퍼들(50, 51, 52);
    상기 제 1 및 제 2 버퍼(51, 50)에 접속되어, 제 2 데이터 워드로부터 제 1 데이터 워드를 감산함으로써 제 1 차를 계산하는 제 1 계산수단(60);
    상기 제 1 및 제 3 버퍼(51, 52)에 접속되어, 제 3 데이터 워드로부터 제 1 데이터 워드를 감산함으로써 제 2 차를 계산하는 제 2 계산수단(61);
    상기 제 1 및 제 2 계산수단에 접속되어, 상기 제 1 차와 제 2 차를 비교기 값 S와 비교하는 제 1 비교기(70, 71); 및
    상기 제 1 데이터 워드를 좌측으로 제 1 수의 비트들로 시프트시키는 제 1 시프트 수단(40)으로서, 상기 제 1 수는 시프트 값 G-1과 같은 제 1 시프트 수단;
    제 1 데이터 워드에 오프셋 값 D를 가산하는 제 1 가산 수단(64)을 포함하고;
    상기 제 1 가산 수단(64)은 상기 제 1 차와 상기 제 2 차가 모두 상기 비교기 값 S와 같을 때만 동작하는 데이터 워드들을 디더링 및 언디더링하는 장치.
  11. 제 10항에 있어서,
    상기 제 1 차와 상기 제 2 차가 음의 비교기 값 S와 같을 때, 상기 제 1 데이터 워드로부터 오프셋 값 D를 감산하는 제 2 가산 수단을 더 포함하는, 데이터 워드들을 디더링 및 언디더링하는 장치.
  12. 제 10항에 있어서,
    제 1 수의 비트들로 우측 시프트 동작 및, 1의 값을 더하는 가산 동작을 수행한 후, 출력 데이터 워드를 다시 상기 제 3 버퍼(52)로 되돌려 결합하도록 배열된 루프 백 수단(41, 80)을 더 포함하는, 데이터 워드들을 디더링 및 언디더링하는 장치.
  13. 제 12항에 있어서,
    데이터 스트림이 복수 라인들의 데이터 워드들로 형성된 2차원 이미지를 나타낼 때, 제 1 가산 수단이 복수 라인들의 데이터 워드들 중 제 1 라인에 대해 화소 빈도 토글링 신호와 동위상으로, 및 복수 라인들의 데이터 워드들 중 제 2 라인에 대해 화소 빈도 토글링 신호와 반대 위상으로 인에이블되는 방식으로 제 1 가산 수단(64)을 제어하는 화소 빈도 토글링 신호를 제공하는 위상 제어 수단(90, 92, 93)을 더 포함하는, 데이터 워드들을 디더링 및 언디더링하는 장치.
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