KR20020006030A - Damascene structure and method for forming a damascene structure - Google Patents
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Abstract
본 발명은 감소한 전체 유전상수를 갖는 대머신 구조물과 그러한 구조물을 형성하는 방법에 관한 것이다. 일 실시예에서는 에칭 정지층 재료의 블랭킷 코팅(206, 306)을 하부 구조물 위에 증착한다. 본 실시예에서, 하부 구조물은 상호접속부가 후속하여 형성될 제 1 영역(202, 302)을 포함한다. 그런 다음, 본 실시예는 에칭 정지층 재료의 블랭킷 코팅을 일부를 선택적으로 제거한다. 더 상세하게는, 본 실시예에서, 정지층 재료를 하부 구조물의 제 2 영역(208, 304) 위로부터 제거한다. 더 상세하게, 본 실시예에서, 에칭 정지층 재료를 하부 구조물의 제 2 영역(208, 304) 위로부터 제거한다. 본 실시예에서, 하부 구조물의 제 2 영역은 상호접속부가 그 곳에 후속하여 형성되도록 하지 않을 것이다. 따라서, 본 실시예는 불필요한 에칭 정지층 재료의 존재를 제거한다. 그 결과, 금속간 필름스택의 전체 유전상수는 통상의 대머신 구조물과 비교할 때 감소하게 된다.The present invention relates to damascene structures with reduced overall dielectric constants and methods of forming such structures. In one embodiment, a blanket coating 206, 306 of etch stop layer material is deposited over the underlying structure. In this embodiment, the substructure includes first regions 202 and 302 on which interconnects will subsequently be formed. This embodiment then selectively removes a portion of the blanket coating of the etch stop layer material. More specifically, in this embodiment, the stop layer material is removed from above the second regions 208, 304 of the underlying structure. More specifically, in this embodiment, the etch stop layer material is removed from above the second regions 208, 304 of the underlying structure. In this embodiment, the second region of the underlying structure will not allow the interconnect to be subsequently formed there. Thus, this embodiment eliminates the presence of unnecessary etch stop layer materials. As a result, the overall dielectric constant of the intermetallic film stack is reduced as compared to conventional damascene structures.
Description
전형적으로 컴퓨터 칩 제조 공정은 패터닝된 폴리실리콘 표면을 형성하기 위해 증착, 마스킹, 에칭되는 폴리실리콘에 의해 반도체 기판 내에서 접속되는 p-n 접합 형성 단계를 포함한다. 패터닝된 폴리실리콘 표면은 반도체 기판 상에 수많은 반도체 디바이스를 형성하기 위해 p-n 접합과 접속된다. 그런 다음, 전형적으로는 하나 이상의 유전체층을 반도체 표면 위에 증착한다. 그러고 나서, 통상적으로 비아(vias)라고 지칭되는 개구부를 통해 폴리실리콘 표면의 일부가 노출되도록 유전체 층을 마스킹하고 에칭한다. 그 후에, 금속층 또는 "제 1 금속층"을 반도체 기판의 표면 위에 증착한다. 전형적으로는 증착 및 성형이 용이하고 우수한 도전성을 갖기 때문에 알루미늄을 사용한다. 금속을 유전체층의 위에 두고 비아를 충진하여 제 1 금속층과 반도체 디바이스 사이의 전기적 접속을 하도록 금속층과 폴리실리콘층 사이를 접속시키는 컨택트(contacts) 또는 "플러그(plugs)"를 형성한다. 그리고 나서, 제 1 금속층을 마스킹 및 에칭하여 컨택트에 의해 다수의 반도체 디바이스에 접속되는 금속라인 또는 "상호접속부"를 형성한다. 그런 다음, 다른 유전체층 및 금속층을 제 1 금속층 위에 형성한다.Computer chip fabrication processes typically include a p-n junction formation step connected in a semiconductor substrate by polysilicon that is deposited, masked, or etched to form a patterned polysilicon surface. Patterned polysilicon surfaces are connected with p-n junctions to form numerous semiconductor devices on a semiconductor substrate. Then, one or more dielectric layers are typically deposited over the semiconductor surface. The dielectric layer is then masked and etched to expose a portion of the polysilicon surface through openings, commonly referred to as vias. Thereafter, a metal layer or "first metal layer" is deposited on the surface of the semiconductor substrate. Typically aluminum is used because it is easy to deposit and mold and has good conductivity. Vias are filled over the dielectric layer to fill vias to form contacts or “plugs” that connect between the metal layer and the polysilicon layer to allow electrical connection between the first metal layer and the semiconductor device. The first metal layer is then masked and etched to form metal lines or " interconnects " that are connected to the plurality of semiconductor devices by contact. Then, another dielectric layer and a metal layer are formed over the first metal layer.
컴퓨터 장치 및 데이터 저장 장치의 복잡성이 증가함에 따라, 더 많은 반도체 디바이스를 각각의 컴퓨터 칩 상에 형성할 필요가 생겼다. 이런 필요성으로 인해 디바이스 및 상호접속부는 더욱 더 작아지게 되었다. 그러나, 디바이스 및 상호접속부가 더 작아짐에 따라, 상호접속부를 형성하기 위해 금속을 증착하고 에칭하는 공정의 제한은 공정 기술에서의 크기 감소를 제한해 왔다. 이는 주로 에칭 공정에 의해 부과된 제한 때문이다. 불가능한 것은 아니지만, 상호접속부는 아주 작고, 서로 근접하여 위치해야하기 때문에 이들 제한이 점점 더 작아진 상호접속부의 에칭을 어렵게 만든다. 금속 에칭 공정을 필요한 정확도로 제어하지 못하기 때문에 상호접속부의 폭과 깊이가 균일하지 못하게 된다. 균일하지 못한 상호접속부의 폭과 깊이는 상호접속부 사이의 간섭 및 동일한 길이의 상호접속부 사이의 비균일 비저항(non uniform resistivity)을 초래한다. 디바이스가 점점 더 작아짐에 따라, 그 작아지는 정도만큼 금속층의 깊이 및 폭의 부정확성(inaccuracies)이 신호 처리를 방해한다. 대부분의 이러한 간섭은 타이밍 문제를 생성하고 신호 간섭으로 귀결되는 신호 지연때문이다. 게다가, 금속 에칭 공정의 비균일성의 문제는수율과 생산량을 감소시킨다.As the complexity of computer devices and data storage devices increases, there is a need to form more semiconductor devices on each computer chip. This need has made devices and interconnects even smaller. However, as devices and interconnects become smaller, the limitations of the process of depositing and etching metal to form interconnects have limited the size reduction in process technology. This is mainly due to the limitations imposed by the etching process. Although not impossible, the interconnects are so small that they must be located in close proximity to one another, making these etchings difficult to etch smaller and smaller interconnects. Failure to control the metal etching process to the required accuracy results in uneven widths and depths of interconnects. Non-uniform interconnect widths and depths result in interference between interconnects and non uniform resistivity between interconnects of the same length. As devices get smaller and smaller, inaccuracies in the depth and width of the metal layer, to the extent that they become smaller, interfere with signal processing. Most of this interference is due to signal delays that create timing problems and result in signal interference. In addition, the problem of non-uniformity in the metal etching process reduces yield and yield.
0.18㎛의 공정 생성물과 후속의 더 작은 공정 생성물을 위해 필요한 작은 금속라인 및 컨택트를 얻는 최근의 일 공정은 대머신 공정 기술을 사용한다. 대머신 공정 기술에서는 일반적으로 금속간 유전체(IMD)로 지칭되는 전형적으로 산화물인 유전체층을 반도체 표면 위에 증착한다. 산화물층을 연마하여 평탄한 상부 표면을 얻는다. 그런 다음, 다수의 금속층 사이에 상호접속부를 형성하기 위한 일련의 잘 알려진 공정 단계를 수행한다. 대머신 공정은 상호접속부 및 컨택트가 작고, 근접하게 위치하는 것을 허용한다.One recent process for obtaining the small metal lines and contacts needed for 0.18 μm process products and subsequent smaller process products uses the damascene process technology. In conventional machine technology, a dielectric layer, typically an oxide, commonly referred to as an intermetallic dielectric (IMD), is deposited over the semiconductor surface. The oxide layer is polished to obtain a flat top surface. A series of well known process steps is then performed to form interconnects between the plurality of metal layers. The alternative machine process allows interconnects and contacts to be small and in close proximity.
대머신 공정의 성공은 주로 금속을 에칭하는 것보다 산화물을 에칭하는 것이 더 쉽다는 사실에 기인한다. 더욱이, 산화물 에칭 공정을 사용함으로써 금속 에칭 기술을 사용하는 것보다 더 얇은 구조물 및 더 밀접한 구조물 사이의 공간의 형성이 가능하다. 대머신 공정의 또 다른 이점은 상호접속부와 컨택트의 재료로서 구리를 사용할 수 있다는 것이다. 구리는 에칭하기가 어렵기 때문에, 현재의 웨이퍼 처리 시스템에서는 거의 사용되지 않는다. 그러나, 구리는 트렌치 및 비아를 충진하도록 증착될 수 있고 구리 상호접속부 및 컨택트를 갖는 대머신 구조물을 얻을 수 있도록 연마될 수도 있다.The success of the damascene process is mainly due to the fact that it is easier to etch the oxide than to etch the metal. Moreover, the use of an oxide etch process allows for the formation of spaces between thinner structures and closer structures than using metal etching techniques. Another advantage of the damascene process is that copper can be used as the material for the interconnects and contacts. Because copper is difficult to etch, it is rarely used in current wafer processing systems. However, copper may be deposited to fill trenches and vias and may be polished to obtain damascene structures with copper interconnects and contacts.
그러나, 도 1의 종래 기술에 도시된 바와 같이, 통상의 대머신 공정 및 구조물도 단점이 없는 바가 아니다. 도 1의 종래 기술에는 통상의 2중 대머신 구조물(100)이 도시되어 있다. 도 1의 종래 기술의 실시예에서, 금속층 M1 (102), M2(104)는 알루미늄(Al) 또는 구리(Cu)이다. 부가적으로, 바람직하게 IMD(106)는낮은 k(낮은 유전상수) 재료이고, 실리콘 질화물의 사이에 낀 정지층(108), 즉 "질화물"을 에칭 정지층으로 사용한다. 불행히도, 많은 통상의 정지층 재료의 유전상수는 전형적으로 금속간 유전체를 위해 사용되는 낮은 k(<3.5) 유전체 상수보다 더 크다. 예를 들면, 질화물은 단지 약 3.5의 k 값을 갖는 실리콘 산화물("산화물")과 비교할 때 약 7의 k 값을 갖는다. 그러한 통상의 높은 유전체 정지층의 존재는 서로 다른 다른 금속층(예를 들어, M1(102)와 M2(104)의 사이)을 분리하는 금속간 필름스택의 전체 k 값을 증가시킨다. 통상의 높은 k 값을 갖는 에칭 정지층 재료에 기인한 이러한 증가된 전체 k 값은 상호접속부의 성능을 감소시킨다.However, as shown in the prior art of FIG. 1, conventional damascene processes and structures are not without disadvantages. The prior art of FIG. 1 illustrates a conventional dual damascene structure 100. In the prior art embodiment of FIG. 1, the metal layers M1 102, M2 104 are aluminum (Al) or copper (Cu). Additionally, the IMD 106 is preferably a low k (low dielectric constant) material and uses a stop layer 108, ie, “nitride” sandwiched between silicon nitride as the etch stop layer. Unfortunately, the dielectric constant of many conventional stop layer materials is typically greater than the low k (<3.5) dielectric constants used for intermetal dielectrics. For example, nitride has a k value of about 7 compared to silicon oxide (“oxide”) that has only a k value of about 3.5. The presence of such a conventional high dielectric stop layer increases the overall k value of the intermetallic film stack separating the different metal layers (eg, between M1 102 and M2 104). This increased overall k value due to the etch stop layer material having a typical high k value reduces the performance of the interconnect.
따라서, 높은 k 값의 에칭 정지층이 금속간 필름스택의 전체 유전상수를 상당히 증가시키지 않고, 높은 k 값의 에칭 정지층 재료의 존재가 상호접속부의 성능을 그다지 줄이지 않는 대머신형 구조물 및 방법이 필요하다.Thus, large machine-like structures and methods do not significantly increase the overall dielectric constant of the intermetallic film stack and the presence of high k etch stop layers does not significantly reduce the performance of the interconnects. need.
발명의 개요Summary of the Invention
본 발명은 높은 k 값의 에칭 정지층이 금속간 필름스택의 전체 유전상수를 상당히 증가시키지 않고, 높은 k 값의 에칭 정지층 재료로 인해 상호접속부 성능이 그다지 감소하지 않는 대머신형 구조물과 방법을 제공한다.The present invention provides a large machine-like structure and method in which a high k etch stop layer does not significantly increase the overall dielectric constant of the intermetallic film stack and the interconnect performance does not decrease significantly due to the high k etch stop layer material. to provide.
본 발명의 일 실시예에서는 에칭 정지부 재료의 블랭킷 코팅을 하부 구조물 위에 증착한다. 본 실시예에서, 하부 구조물은 상호접속부가 후속하여 형성될 제 1 영역을 포함한다. 그런 다음, 본 실시예는 에칭 정지층 재료의 블랭킷 코팅 일부를 선택적으로 제거한다. 더 상세하게는, 본 실시예에서, 하부 구조물의 제 2영역 위로부터 에칭 정지층 재료를 제거한다. 본 실시예에서, 하부 구조물의 제 2 영역은 후속하는 상호접속부를 갖지 않을 것이다. 따라서, 본 실시예는 불필요한 에칭 정지층 재료의 존재를 제거한다. 그 결과, 금속간 필름스택의 전체 유전상수가 통상의 대머신 구조물의 유전상수에 비해 줄어들게 된다.In one embodiment of the invention, a blanket coating of etch stop material is deposited over the underlying structure. In this embodiment, the substructure includes a first region where the interconnect will be subsequently formed. This embodiment then selectively removes a portion of the blanket coating of the etch stop layer material. More specifically, in this embodiment, the etch stop layer material is removed from above the second region of the underlying structure. In this embodiment, the second region of the substructure will not have subsequent interconnects. Thus, this embodiment eliminates the presence of unnecessary etch stop layer materials. As a result, the overall dielectric constant of the intermetallic film stack is reduced compared to that of a conventional damascene structure.
다른 실시예에서는, 근접하여 유전체 영역을 갖는 대머신 구조물의 금속부를 과도하게 연마한다. 이 실시예에서, 금속부의 과도한 연마는 금속부의 상부 표면이 인접한 유전체 영역의 상부 표면에 대해 리세스되도록 한다. 그 다음, 본 실시예는 에칭 정지부 재료의 블랭킷 코팅을 금속부의 상부 표면과 인접 유전체 영역의 상부 표면 위에 증착한다. 블랭킷 증착 후에, 본 실시예는 에칭 정지층 재료의 블랭킷 코팅의 일부를 선택적으로 제거한다. 더 상세하게는, 본 실시예는 인접한 유전체 영역의 상부 표면 적어도 일부 위로부터 에칭 정지층 재료를 제거한다. 더욱이, 에칭층 재료는 여전히 금속부의 상부 표면 위에 남는다. 전술한 실시예에서와 같이, 본 실시예는 불필요한 에칭 정지층 재료의 존재를 제거하게 된다. 그 결과, 금속간 필름스택의 전체 유전상수가 통상의 대머신 구조물의 유전상수에 비해 줄어든다.In another embodiment, the metal parts of the damascene structure with adjacent dielectric regions are excessively polished. In this embodiment, excessive polishing of the metal portion causes the top surface of the metal portion to be recessed with respect to the top surface of the adjacent dielectric region. Next, this embodiment deposits a blanket coating of etch stop material over the top surface of the metal portion and the top surface of the adjacent dielectric region. After blanket deposition, this embodiment selectively removes a portion of the blanket coating of the etch stop layer material. More specifically, this embodiment removes the etch stop layer material from at least a portion of the top surface of adjacent dielectric regions. Moreover, the etching layer material still remains on the upper surface of the metal portion. As in the above embodiment, this embodiment eliminates the presence of unnecessary etch stop layer materials. As a result, the overall dielectric constant of the intermetallic film stack is reduced compared to that of conventional damascene structures.
본 발명의 전술한 이점 및 다른 이점은 다수의 도면에 도시되는 바람직한 실시예 대한 후속하는 상세한 설명을 읽은 당업자에게는 의심할 여지없이 명백할 것이다.The foregoing and other advantages of the present invention will no doubt become apparent to those skilled in the art upon reading the following detailed description of the preferred embodiment shown in the numerous figures.
본 발명은 반도체 디바이스 분야에 관한 것이다. 더 상세하게, 본 발명은 대머신형 구조물(damascene formed structure) 및 그 형성 방법에 관한 것이다. 특히, 이중 대머신 구조 내에 패터닝된 정지층을 사용하여 금속간 필름스택(filmstack)의 유전상수를 줄이는 방법이 개시된다.The present invention relates to the field of semiconductor devices. More specifically, the present invention relates to a damascene formed structure and a method of forming the same. In particular, a method of reducing the dielectric constant of an intermetallic film stack using a stop layer patterned in a dual damascene structure is disclosed.
본 명세서에서 인용되고 본 명세서의 일부를 형성하는 첨부 도면은 본 발명의 실시예를 도시하고, 설명과 함께 본 발명의 원리를 설명하는 역할을 한다.The accompanying drawings, which are incorporated herein and form a part of this specification, illustrate embodiments of the invention and, together with the description, serve to explain the principles of the invention.
도 1은 종래 기술의 대머신 구조물의 단면도,1 is a cross-sectional view of a conventional machine structure,
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 대머신 디바이스의 형성과 관련한 단계 및 구조물을 도시하는 단면도,2A-2F are cross-sectional views illustrating the steps and structures involved in forming a damascene device in accordance with one embodiment of the present invention;
도 3a 내지 도 3b는 본 발명의 일 실시예에 따른 대머신 디바이스의 형성과 관련한 단계 및 구조물을 도시한 단면도,3a to 3b are cross-sectional views showing the steps and structures associated with the formation of the damascene device according to an embodiment of the present invention,
도 4는 본 발명의 일실시예에 따라 수행되는 단계의 흐름도.4 is a flow chart of steps performed in accordance with one embodiment of the present invention.
이 설명에서 참조되는 도면은 특별히 언급한 경우를 제외하고는 실제의 크기로 도시되지 않은 것으로 이해해야 한다.It is to be understood that the drawings referred to in this description are not drawn to scale, except where specifically noted.
지금부터 본 발명의 바람직한 실시예, 즉 첨부한 도면에 도시된 실시예에 대해 상세히 언급할 것이다. 본 발명은 바람직한 실시예와 함께 기술되었지만, 이들 실시예에 한정하고자 한 것은 아니라는 것을 이해해야 한다. 그와 반대로, 본 발명은 첨부한 청구항에 의해 규정된 본 발명의 사상 및 범주 내에 포함될 수 있는 대체, 변형 및 균등물을 포함하고자 의도되었다. 또한, 후속하는 본 발명의 상세한 설명에서, 본 발명의 전반적인 이해를 제공하기 위해 다수의 특정 세부 사항을 설명할 것이다. 그러나, 당업자들에게는 본 발명이 이들 특정 세부 없이도 실시될수 있다는 것이 명백하다. 한편, 잘 알려진 방법, 프로시쥬어, 구성 요소 및 회로는 본 발명의 특성을 불필요하게 애매하게 하지 않도록 하기 위해 기술하지 않았다.Reference will now be made in detail to the preferred embodiment of the present invention, that is, the embodiment shown in the accompanying drawings. While the invention has been described in conjunction with the preferred embodiments, it should be understood that they are not intended to be limited to these embodiments. On the contrary, the invention is intended to cover alternatives, modifications and equivalents that may be included within the spirit and scope of the invention as defined by the appended claims. In addition, in the following detailed description of the invention, numerous specific details are set forth in order to provide a thorough understanding of the invention. However, it will be apparent to those skilled in the art that the present invention may be practiced without these specific details. On the other hand, well known methods, procedures, components and circuits have not been described in order not to unnecessarily obscure the features of the present invention.
이제, 도 2a를 참조하면, 본 발명의 일 실시예에 따라 형성되는 대머신 구조물(200)의 단면도가 도시되어 있다. 개략적으로, 본 발명에서는 에칭 정지층을 선택적으로 패터닝하여 에칭 정지층 또는 장벽층으로서 역할을 하기 위해 필요한 곳에만 높은 k 값의 에칭 정지층 재료를 남긴다. 그렇게 하여 비교적 높은 유전체 에칭 정지층 재료의 상당한 부분을 금속간 필름스택으로부터 제거할 수 있다. 그 결과, 본 발명은 금속간 필름스택의 전체 유전상수를 낮출 수 있다. 본 발명의 공정 및 구조물은 아래에 상세히 설명된다.Referring now to FIG. 2A, a cross-sectional view of a damascene structure 200 formed in accordance with one embodiment of the present invention is shown. Schematically, the present invention selectively patternes the etch stop layer to leave a high k value etch stop layer material only where needed to serve as an etch stop layer or barrier layer. Thus, a substantial portion of the relatively high dielectric etch stop layer material can be removed from the intermetallic film stack. As a result, the present invention can lower the overall dielectric constant of the intermetallic film stack. The process and structure of the present invention are described in detail below.
계속해서 도 2a를 참조하면, 대머신 구조물(200)을 형성하는 시작 단계가 도시된다. 본 실시예에서, 구리, 즉 Cu는 금속(202a, 202b)으로 사용하고, 플루오르화 실리카 유리(fluorinated silica glass : FSG)를 낮은 k 금속간 유전체(204)로 사용하며, 질화물을 정지층(206) 재료로 사용한다. 그러한 재료가 본 실시예에 언급되지만, 본 발명은 금속, 낮은 k 금속간 유전체 및/또는 에칭 정지층 재료로서 다른 다양한 금속 재료를 사용해도 무방하다. 예를 들어, 일 실시예에서는 실리콘 탄화물(silicon carbide)을 정지층 재료로 사용한다.With continued reference to FIG. 2A, a start step of forming the damascene structure 200 is shown. In this embodiment, copper, or Cu, is used as the metals 202a and 202b, fluorinated silica glass (FSG) is used as the low k intermetallic dielectric 204, and nitride is the stop layer 206. Used as a material. Although such materials are mentioned in this embodiment, the present invention may use various other metal materials as metals, low k intermetallic dielectrics and / or etch stop layer materials. For example, in one embodiment silicon carbide is used as the stop layer material.
계속하여 도 2a를 참조하면, 본 실시예에서, 금속(202a, 202b)과 낮은 k의 금속간 유전체(204)로 이루어진 하부 구조 위에 에칭 정지층 재료의 블랭킷 코팅을 증착한다. 후속하는 논의를 위해, 전술한 하부 구조물의 금속(202a)은 후속하여형성되는 상호접속부를 가질 것이다.With continued reference to FIG. 2A, in this embodiment, a blanket coating of etch stop layer material is deposited over the underlying structure consisting of metals 202a and 202b and a low k intermetallic dielectric 204. For further discussion, the metal 202a of the above-described underlying structure will have interconnects that are subsequently formed.
후속하는 도 2b를 참조하면, 본 실시예에서, 정지층 재료의 블랭킷 증착 후에, 정지층(206)을 포토리소그래피 공정 단계를 사용하여 패터닝하여 에칭 정지층 재료의 블랭킷 코팅의 일부를 선택적으로 제거한다. 더 상세하게는, 정지층(206)을 패터닝하여 정지층 재료를 영역(208)으로부터 제거한다. 부가하여, 도 2b의 실시예에서, 금속(202a, 202b)에 인접한 영역 위로부터 정지층 재료를 제거한다. 그러므로, 본 실시예에서는 정지층 재료가 에칭 정지층 또는 장벽층으로서 필요한 금속(202a, 202b) 위에 주로 존재하게 된다. 그 결과, 본 실시예는 하부 구조물 위에 증착되는 에칭 정지층 재료의 양을 줄인다. 에칭 정지층 재료의 양의 감소는 대머신 필름스택의 전체 유전상수를 유리하게 줄인다.2B, in this embodiment, after blanket deposition of the stop layer material, the stop layer 206 is patterned using a photolithography process step to selectively remove a portion of the blanket coating of the etch stop layer material. . More specifically, stop layer 206 is patterned to remove stop layer material from region 208. In addition, in the embodiment of FIG. 2B, the stop layer material is removed from above the area adjacent to the metals 202a and 202b. Therefore, in this embodiment, the stop layer material is mainly present on the metals 202a and 202b required as the etch stop layer or barrier layer. As a result, this embodiment reduces the amount of etch stop layer material deposited on the underlying structure. Reducing the amount of etch stop layer material advantageously reduces the overall dielectric constant of the damascene film stack.
이제 도 2c를 참조하면, 에칭 정지층(206)의 일부를 선택적으로 제거한 후, 본 실시예에서는 낮은 k 금속간 유전체 재료의 또 다른 층(210)을 증착한다. 본 실시예에서, 에칭 정지층 재료의 블랭킷 코팅(212)을 금속(202a, 202b), 낮은 k 금속간 유전체(204), 에칭 정지층 일부(206a, 206b) 및 낮은 k 금속간 유전체(210)로 이루어진 하부 구조물 위에 증착한다.Referring now to FIG. 2C, after selectively removing a portion of the etch stop layer 206, another layer 210 of low k intermetallic dielectric material is deposited in this embodiment. In this embodiment, the blanket coating 212 of the etch stop layer material is formed of metal 202a, 202b, low k intermetallic dielectric 204, etch stop layer portions 206a, 206b, and low k intermetallic dielectric 210. Deposited on the bottom structure consisting of.
계속하여 도 2c를 참조하면, 여기서부터는 선택된 특정 2중 대머신 흐름(비아 우선(via-first), 트렌치 우선(trench-first) 또는 자기 정렬(self aligned))에 따라 진행하는 방법에 대한 여러 선택이 있을 수 있다. 본 응용을 위해, 비아 우선 흐름이 기술될 것이다. 그러한 대머신 흐름이 여기에 기술되지만, 본 실시예는 여러 가지 다른 대머신 흐름의 사용에도 아주 적합하다. 본 실시예의 비아 우선공정 흐름에 대해, 정지층 재료의 블랭킷 증착(매개층) 후, 포토리소그래피 공정을 사용하여 정지층(212)을 패터닝함으로써 에칭 정지층 재료의 블랭킷 코팅의 일부를 선택적으로 제거한다. 더 상세하게는, 정지층(212)을 패터닝하여 영역(213)으로부터 정지 재료층을 제거한다. 그러므로, 본 실시예에서, 정지층 재료는 주로 에칭 정지층이 필요한 금속(202a, 202b) 위에 존재한다. 그 결과, 본 실시예는 하부 구조물 위에 위치하는 에칭 정지층 재료의 양을 줄인다. 에칭 정지층 재료의 양의 감소는 대머신 필름스택의 전체 유전상수를 유리하게 줄인다.With continued reference to FIG. 2C, there are several choices for how to proceed according to the particular dual machine flow selected (via-first, trench-first, or self aligned). This can be. For this application, via preferred flow will be described. While such damascene flows are described herein, this embodiment is well suited to the use of various other damascene flows. For the via preferred process flow of this embodiment, after blanket deposition (mediated layer) of the stop layer material, a portion of the blanket coating of the etch stop layer material is selectively removed by patterning the stop layer 212 using a photolithography process. . More specifically, the stop layer 212 is patterned to remove the stop material layer from the region 213. Therefore, in this embodiment, the stop layer material is primarily on the metals 202a and 202b which require an etch stop layer. As a result, this embodiment reduces the amount of etch stop layer material located above the underlying structure. Reducing the amount of etch stop layer material advantageously reduces the overall dielectric constant of the damascene film stack.
도 2d를 참조하면, 본 실시예는 낮은 k 유전체 재료의 또 다른 층(214)을 증착한다. 증착 후, 포토레지스트층(216)을 형성하고 패터닝하여 에칭 정지층 부분(206a) 아래로 비아(218)를 에칭하기 위한 마스크로서 사용한다.2D, this embodiment deposits another layer 214 of low k dielectric material. After deposition, photoresist layer 216 is formed and patterned and used as a mask to etch via 218 under etch stop layer portion 206a.
도 2e를 참조하면, 트렌치 에칭을 위한 마스크로서 역할하도록 하기 위해 도 2d의 포토레지스트(216)를 제거하고 새로운 포토레지스트층(도시되지 않음)을 증착하고 패터닝한다. 그런 다음, 본 실시예는 트렌치(218, 220)를 에칭한다. 트렌치 에칭 후에는 매개 질화물층(212a, 212b)과 바닥 질화물층(206)이 노출된다. 그런 다음, 트렌치 에칭을 위한 마스크로서 사용되는 포토레지스트층이 제거된다. 그러고 나서는 하나의 에칭 단계로 질화물층 모두를 에칭하고 필름스택으로부터 여분의 질화물 대부분을 제거한다.Referring to FIG. 2E, the photoresist 216 of FIG. 2D is removed and a new photoresist layer (not shown) is deposited and patterned to serve as a mask for trench etching. The embodiment then etches trenches 218 and 220. After the trench etching, the intermediate nitride layers 212a and 212b and the bottom nitride layer 206 are exposed. Then, the photoresist layer used as a mask for trench etching is removed. One etching step is then used to etch all of the nitride layers and remove most of the excess nitride from the film stack.
후속하여 도 2f를 참조하면, 일단 질화물이 제거되면, 장벽 및 Cu 시드층이 증착되고, 후속하여 구조물(222, 224)를 형성하기 위해 Cu 충진 및 Cu 화학-기계적 연마를 한다. 따라서, 본 실시예는 금속층 사이에 남아 있는 높은 유전상수 정지층의 양이 유리하게 감소하도록 한다.Subsequently, referring to FIG. 2F, once the nitride is removed, the barrier and Cu seed layers are deposited, followed by Cu filling and Cu chemical-mechanical polishing to form the structures 222, 224. Thus, this embodiment advantageously reduces the amount of high dielectric constant stop layer remaining between the metal layers.
일 실시예에서, 정지층 재료의 에칭에 필요한 부가적 마스크의 생성은 오정렬(misalignment)을 해결하기 위해 단지 M1 및 M2 마스크를 사용하여 그들을 바이어스함으로써 단순화된다. 그러므로, 그러한 실시예에서는 제 1 질화물을 패터닝하기 위해 사용된 마스크는 각각이 허용 가능한 오정렬이 M1 라인폭 +/- 200%인 라인폭인 M1 마스크이다. 게다가, 다른 실시예에서는 제 2 정지층을 위한 마스크가 각각 허용가능한 오정렬이 M1 라인폭 +/- 200%인 M1 마스크이다.In one embodiment, the creation of additional masks required for the etching of the stop layer material is simplified by biasing them using only M1 and M2 masks to resolve misalignment. Therefore, in such an embodiment, the mask used to pattern the first nitride is an M1 mask, each of which has a line width where the permissible misalignment is M1 line width +/- 200%. In addition, in another embodiment, the mask for the second stop layer is an M1 mask, each having an acceptable misalignment of M1 line width +/- 200%.
이제 도 3a를 참조하면, 본 발명의 또 다른 실시예(300)가 도시되어 있다. 이 실시예에서, 과잉 연마 공정을 사용하여 에칭 정지층 재료가 선택적으로 금속 영역 위에 남게 된다. 특히, 일 실시예에서, 구리, 즉, Cu를 금속(302a, 302b)으로서 사용하고, 산화물을 낮은 k 금속간 유전체(304)로 사용하며, 질화물을 정지층(306)을 위한 정지층 재료로 사용한다. 그러한 재료가 본 실시예에 언급되지만, 본 발명은 금속, 낮은 k 금속간 유전체 및/또는 정지층 재료로서 여러 가지 다른 재료를 사용해도 아주 적합하다. 예를 들면, 일 실시예에서, 정지층 재료로서 실리콘 탄화물을 사용한다.Referring now to FIG. 3A, another embodiment 300 of the present invention is shown. In this embodiment, an etch stop layer material is optionally left over the metal region using an excess polishing process. In particular, in one embodiment, copper, that is, Cu, is used as the metals 302a, 302b, oxide is used as the low k intermetallic dielectric 304, and nitride is used as the stop layer material for the stop layer 306. use. Although such materials are mentioned in this embodiment, the present invention is well suited to the use of various other materials as metals, low k intermetallic dielectrics and / or stop layer materials. For example, in one embodiment, silicon carbide is used as the stop layer material.
계속하여 도 3a를 참조하면, 본 실시예에서는 금속(302a, 302b) 및 낮은 k 금속간 유전체(304)로 이루어진 하부 구조물 위에 정지층 재료의 블랭킷 코팅을 증착한다. 인접한 유전체층(34) 아래의 금속(302a, 302b)의 리세스를 금속 화학-기계적 연마(CMP) 공정 동안의 신중한 과잉연마로 달성한다. 후속하는 논의를 위해, 전술한 하부 구조물의 금속(302a)은 후속하여 그곳에 형성될 상호접속부를 가질 것이다.With continued reference to FIG. 3A, in this embodiment a blanket coating of stop layer material is deposited over the underlying structure consisting of metals 302a and 302b and a low k intermetallic dielectric 304. Recesses of the metals 302a and 302b below the adjacent dielectric layer 34 are achieved by careful overpolishing during the metal chemical-mechanical polishing (CMP) process. For subsequent discussion, the metal 302a of the above-described substructure will have interconnects that will subsequently be formed there.
후속하는 도 3b를 참조하면, 본 실시예에서는 정지층 재료의 블랭킷 증착 후, 화학-기계적 연마 공정을 사용하여 정지층(306)을 연마한다. 그렇게 하여, 정지층 재료가 주로 에칭 정지층 또는 장벽층으로서 필요한 금속(302a, 302b) 위에 존재하게 된다. 그런 다음, 본 실시예는 도 2c 내지 도 2f에 도시된 공정 흐름을 계속한다. 그러므로, 본 실시예는 질화물의 선택적 제거를 위한 마스크 중 적어도 하나를 제거한다.Referring now to FIG. 3B, in this embodiment, after blanket deposition of the stop layer material, the stop layer 306 is polished using a chemical-mechanical polishing process. In this way, the stop layer material is primarily on the metals 302a and 302b required as an etch stop layer or barrier layer. The embodiment then continues with the process flow shown in FIGS. 2C-2F. Therefore, this embodiment removes at least one of the masks for selective removal of nitride.
도 4를 참조하면, 본 발명에서 수행되는 단계의 흐름도(400)가 도시되어 있다. 단계(402)에 언급되고 상세히 전술한 바와 같이, 본 실시예는 에칭 정지층 재료의 블랭킷 코팅을 하부 구조물 상에 증착한다. 하부 구조물은 상호접속부가 후속하여 형성될 제 1 영역을 포함한다.4, a flow diagram 400 of steps performed in the present invention is shown. As mentioned in step 402 and described above in detail, this embodiment deposits a blanket coating of etch stop layer material on the underlying structure. The underlying structure includes a first region where the interconnect will be subsequently formed.
이제, 단계(404)를 참조하면, 본 발명은 에칭 정지층 재료의 블랭킷 코팅의 일부를 선택적으로 제거하여 에칭 정지층 재료를 하부 구조물의 제 2 영역(예를 들면, 도 2b의 영역(208)) 위로부터 제거한다. 전술한 하부 구조물의 제 2 영역은 그곳에 상호접속부가 후속하여 생성되지 않을 것이다. 그 결과, 에칭 정지층 재료의 양의 감소가 대머신 필름스택의 전체 유전상수를 유리하게 감소시킬 것이다.Referring now to step 404, the present invention selectively removes a portion of the blanket coating of etch stop layer material to remove the etch stop layer material from a second region of the underlying structure (eg, region 208 of FIG. 2B). ) Remove from above. The second region of the substructure described above will not subsequently be created there. As a result, a reduction in the amount of etch stop layer material will advantageously reduce the overall dielectric constant of the damascene film stack.
이와 같이, 본 발명은 높은 k 값의 에칭 정지층이 금속간 필름스택의 전체 유전상수를 그다지 증가시키지 못하고, 높은 k 값의 에칭 정지층 재료가 상호접속부 성능을 줄이지 못하게 하는 대머신형 구조 및 방법을 제공한다.As such, the present invention provides a large machine type structure and method in which a high k etch stop layer does not significantly increase the overall dielectric constant of the intermetallic film stack and a high k etch stop layer material does not reduce interconnect performance. To provide.
본 발명의 특정 실시예는 명확함과 설명을 위해 제공되었다. 이들은 본 발명은 개시된 정확한 형태에 철저하거나 한정하려고 의도된 것은 아니며, 전술한 교시에 비추어 명백히 많은 변형과 변화가 가능하다. 실시예는 본 발명과 그 실제 응용의 원리를 가장 잘 설명하기 위해 선택되고 기술되고, 그것에 의해 당업자가 예상되는 특정 사용에 적합한 다양한 변형을 갖는 본 발명 및 다양한 실시예를 잘 사용할 수 있게 한다. 본 발명의 범주는 첨부한 청구항과 그 균등물에 의해 규정되도록 의도되었다.Specific embodiments of the invention have been presented for clarity and explanation. They are not intended to be exhaustive or to limit the invention to the precise form disclosed, and obviously many modifications and variations are possible in light of the above teaching. The embodiments are chosen and described to best explain the principles of the invention and its practical application, thereby enabling those skilled in the art to make good use of the invention and various embodiments having various modifications suitable for the particular use envisioned. It is intended that the scope of the invention be defined by the claims appended hereto and their equivalents.
Claims (16)
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