KR20020005844A

KR20020005844A - Apparatus for converting speed of data

Info

Publication number: KR20020005844A
Application number: KR1020000039304A
Authority: KR
Inventors: 이용재
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 2000-07-10
Filing date: 2000-07-10
Publication date: 2002-01-18

Abstract

PURPOSE: A data speed converter is provided to facilitate a selection of data for synchronizing to clocks each other by converting a low speed data into a high speed data or converting a high speed data into a low speed data in a certain system. CONSTITUTION: A positive memory buffer receives a clock synchronized and having a same velocity as received transmission speed, receives a clock for synchronizing between transmission speed to be output and output data, and enables to correct a difference of at least two clocks to store data according to a transmission speed directed to output received data, and thereby combining and outputting data depending on a selected signal for combination of the received data. When the input clock is different from the output clock, and the transmission speeds are same and the input data are received and stored to synchronize with the clock to be outputted.

Description

Data rate converter {APPARATUS FOR CONVERTING SPEED OF DATA}

본 발명은 데이터를 변환하기 위한 장치 및 방법에 관한 것으로, 특히 데이터의 전송속도를 변환하기 위한 장치 및 방법에 관한 것이다.The present invention relates to an apparatus and method for converting data, and more particularly, to an apparatus and method for converting a data transfer rate.

통상적으로 소정의 시스템에서 다른 시스템으로 데이터를 전송하는 경우에 상호간에 속도가 다를 수 있다. 이와 같이 속도가 다른 경우에 전송되는 속도를 맞추어야 하는 문제가 있다.Typically, the speed may vary between data transmissions from one system to another. As such, there is a problem in that the transmission speed should be adjusted when the speed is different.

이와 같은 시스템의 대표적인 예로는 교환 시스템과 전송 시스템 사이에서발생되며, 일반적으로 교환 시스템은 E1 라인을 사용하는 경우에 2M의 전송 속도를 가지게 된다. E1 라인 단에서 데이터를 전송하기 위해서는 가입자에게 한번에 많은 데이터를 전송하기 위해 고주파를 사용해야만 한다. 그러나 초기에 연결되는 E1의 데이터를 고속의 데이터로 변환하기 위해서는 주파수와 데이터의 변환이 필요하게 된다. 이는 고속의 데이터를 저속으로 변환하는 경우에도 마찬가지가 된다. 이와 같이 고속의 데이터를 저속의 데이터로 변환하기 위해서는 고속의 데이터를 저속의 데이러토 변환해야 하며, 저속의 데이터를 고속의 데이터로 변환해야하는 문제가 발생한다.A representative example of such a system occurs between a switching system and a transmission system, and in general, the switching system has a transmission speed of 2M when using the E1 line. In order to transmit data at the E1 line end, high frequency must be used to transmit a lot of data to the subscriber at one time. However, in order to convert the data of E1 initially connected to high speed data, it is necessary to convert frequency and data. The same applies to the case where high speed data is converted to low speed. As described above, in order to convert high-speed data into low-speed data, high-speed data must be converted to low-speed data, and a problem arises in that low-speed data must be converted into high-speed data.

따라서 본 발명의 목적은 소정의 시스템에서 저속의 데이터를 고속의 데이터로 변환할 수 있는 장치를 제공함에 있다.Accordingly, an object of the present invention is to provide an apparatus capable of converting low speed data into high speed data in a predetermined system.

본 발명의 다른 목적은 소정의 시스템에서 고속의 데이터를 저속의 데이터로 원활하게 변환할 수 있는 장치를 제공함에 있다.Another object of the present invention is to provide an apparatus capable of smoothly converting high speed data into low speed data in a predetermined system.

상기한 목적들을 달성하기 위한 본 발명은 데이터의 전송속도를 변환하기 위한 장치로서, 수신되는 전송속도와 같은 속도를 가지며 동기가 맞는 클럭을 수신하고, 출력할 전송속도와 출력되는 데이터의 동기화를 위한 클럭을 수신하며, 수신되는 데이터를 출력할 전송속도에 따라 데이터를 저장할 수 있는 적어도 두 클럭이 차를 보정할 수 있는 양의 메모리 버퍼를 구비하며, 상기 수신된 데이터의 조합을 위한 선택 신호에 따라 데이터를 조합하여 출력함을 특징으로 한다.The present invention for achieving the above object is a device for converting the transmission rate of the data, receiving the clock having the same speed and the same as the received transmission rate, and for the synchronization of the output data and the transmission rate to be output At least two clocks capable of receiving a clock and storing data according to a transmission speed for outputting the received data, the memory buffer having an amount to correct a difference, and according to a selection signal for combining the received data It combines and outputs data.

또한 본 발명에서는 상기 입력측 클럭과 송신측 클럭이 서로 상이하며 전송속도는 동일한 경우 상기 입력되는 데이터를 수신하여 저장한 후 출력될 클럭에 동기시켜 출력한다.In the present invention, when the input clock and the transmission clock are different from each other and the transmission speed is the same, the input data is received and stored and then synchronized with the clock to be output.

도 1은 본 발명의 바람직한 실시 예에 따른 속도 변환 장치의 블록 구성도,1 is a block diagram of a speed conversion device according to an embodiment of the present invention;

도 2는 본 발명의 실시 예에 따라 2M의 전송속도 데이터를 변환하기 위한 1차 메모리와 매칭도,2 is a matching diagram with a primary memory for converting a transmission rate data of 2M according to an embodiment of the present invention;

도 3은 본 발명의 실시 예에 따라 2M의 전송속도 데이터를 8M의 전송속도 데이터로 변환하기 위한 메모리의 매칭도.3 is a matching diagram of a memory for converting 2M transfer rate data into 8M transfer rate data according to an embodiment of the present invention.

이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 바람직한 실시 예에 따른 속도 변환 장치의 블록 구성도이다. 이하 도 1을 참조하여 본 발명에 따른 속도 변환 장치의 동작을 상세히 설명한다.1 is a block diagram of a speed conversion device according to a preferred embodiment of the present invention. Hereinafter, the operation of the speed converter according to the present invention will be described in detail with reference to FIG. 1.

입력되는 데이터는 2M의 속도를 가지는 데이터와, 8M의 속도를 가지는 데이터로 구분된다. 상기한 데이터는 2M 데이터를 8M의 데이터로 변환할 경우와 8M의 데이터를 2M의 데이터로 변환할 경우로 구분된다. 따라서 상기 변한기(100)는 두 전송 속도에 따른 클럭을 모두 필요로 한다. 즉, 수신되는 데이터와 출력할 데이터를 모두 구분하기 위해 2M의 클럭과 8M의 클럭을 모두 사용하게 된다. 이와 같이 데이터의 입력에 따라 스위칭이 발생하는 것을 표로 도시하면 하기 <표 1>과 같이 도시할 수 있다.The input data is divided into data having a speed of 2M and data having a speed of 8M. The data is classified into a case of converting 2M data into 8M data and a case of converting 8M data into 2M data. Therefore, the limiter 100 needs both clocks according to the transmission rates. That is, to distinguish both received data and output data, both clocks of 2M and clocks of 8M are used. In this way, when switching occurs according to data input, it may be illustrated in Table 1 below.

입력 데이터Input data 제1셀 블록First cell block 제2셀 블록Second cell block 제3셀 블록Third cell block 제4셀 블록4th cell block 출력 데이터Output data 8M데이터 08M Data 0 Cell 0.0Cell 0.0 Cell 0.1Cell 0.1 Cell 0.2Cell 0.2 Cell 0.3Cell 0.3 Cell 00Cell 00 8M데이터 18M data 1 Cell 1.0Cell 1.0 Cell 1.1Cell 1.1 Cell 1.2Cell 1.2 Cell 1.3Cell 1.3 Cell 01Cell 01 8M데이터 28M data 2 Cell 2.0Cell 2.0 Cell 2.1Cell 2.1 Cell 2.2Cell 2.2 Cell 2.3Cell 2.3 Cell 10Cell 10 8M데이터 38M data 3 Cell 3.0Cell 3.0 Cell 3.1Cell 3.1 Cell 3.2Cell 3.2 Cell 3.3Cell 3.3 Cell 11Cell 11 선택신호Selection signal (1..0)(1..0) (1..0)(1..0) (1..0)(1..0) (1..0)(1..0) (1..0)(1..0)

상기 표 1은 8M 데이터가 입력될 경우 이를 2M의 데이터로 변환하기 위한 예를 도시한 것이다. 즉, 입력의 8M 데이터 0은 제1셀 블록으로 표시된 메모리부터 제4셀 블록으로 표시된 메모리까지 순차적으로 입력된다. 또한 8M 데이터 1도 상기한 8M 데이터 0과 마찬가지로 입력된다. 즉, 8M e이터 0부터 8M 데이터 3까지 4라인을 통해 데이터를 입력하는 예를 도시한 것이다. 이는 꼭 4라인으로 데이터가 동시에 입력되지 않는 경우에도 동일하게 순차적으로 입력되도록 구성할 수 있다. 또한 변환기(100)는 이와 같이 8M의 데이터를 입력으로 하는 경우에 이를 2M로 변환하기 위한 블록들을 도시한 것이며, 셀 선텍신호, 즉 SEL 신호에 따라서 상기 표에 도시한 각 메모리의 데이터를 선택하여 2M의 클럭에 동기되어 데이터를 출력한다. 또한 본 발명에 따른 변환기(100)는 전송되는 데이터간의 클럭 상호간에 동기를 맞추기 위해 데이터를 지연하도록 구성할 수도 있다.Table 1 shows an example for converting 8M data into 2M data. That is, the 8M data 0 of the input is sequentially input from the memory indicated by the first cell block to the memory indicated by the fourth cell block. The 8M data 1 is also input in the same manner as the 8M data 0 described above. That is, an example of inputting data through 4 lines from 8M data 0 to 8M data 3 is shown. This can be configured to be sequentially input in the same way even when data is not input to four lines at the same time. In addition, the converter 100 illustrates blocks for converting the data of 8M into 2M when the 8M data is input as described above. The converter 100 selects the data of each memory shown in the table according to the cell suntec signal, that is, the SEL signal. The data is output in synchronization with the clock of 2M. In addition, the converter 100 according to the present invention may be configured to delay data in order to synchronize clocks between data to be transmitted.

이와 같은 경우는 도 2를 참조하여 설명한다. 도 2에는 연속적으로 입력되는 데이터가 제1메모리(101) 내지 제4메모리(104)에 순차적으로 입력되도록 구성되어 있다. 즉, 상기 데이터는 수신 클럭에 동조되어 각 메모리에 순차적으로 데이터가 입력된다. 이에 따라 각 데이터들은 상기 도 2에 도시된 메모리에 순차적으로 입력되며, 출력시에는 상기 메모리에서 출력되는 데이터의 동기에 맞추어 데이터를 출력할 수 있다. 이때 상기 메모리들에 입력된 데이터는 다시 도 3의 각 메모리들로 입력되며, 이는 서로 다른 클럭을 사용하기 때문에 데이터의 변환을 위해서 사용되는 것이다.Such a case will be described with reference to FIG. 2. In FIG. 2, data sequentially input is sequentially input to the first memory 101 to the fourth memory 104. That is, the data is tuned to the reception clock and data is sequentially input to each memory. Accordingly, each data is sequentially input to the memory shown in FIG. 2, and at the time of output, the data may be output in synchronization with the data output from the memory. In this case, the data input to the memories are input to the memories of FIG. 3, which are used for data conversion because they use different clocks.

따라서 각 메모리에 대응하는 메모리로부터 데이터를 수신하는 경우 상기 수신된 데이터를 출력하도록 구성할 수 있다. 즉, 제1메모리(101)는 제5메모리로, 제2메모리(102)는 제6메모리(106)로, 제3메모리(103)는 제7메모리로, 제4메모리(104)는 제8메모리(108)로 입력된다. 그리고 선택신호에 따라서 8M의 데이터로 결합되어 출력될 수도 있으며, 다시 2M의 데이터로 순차적으로 출력하도록 구성할 수도 있다.Accordingly, when data is received from a memory corresponding to each memory, the received data may be output. That is, the first memory 101 is the fifth memory, the second memory 102 is the sixth memory 106, the third memory 103 is the seventh memory, and the fourth memory 104 is the eighth memory. It is entered into the memory 108. According to the selection signal, it may be combined with 8M of data and output, or may be configured to sequentially output 2M of data.

상기 도 2와 도 3에서는 2M의 데이터를 8M의 데이터로 변환하는 과정에 대하여 설명하였으나, 이와 다른 방법으로 8M의 데이터를 2M의 데이터로 변환하는 것도 동일한 과정을 통해서 수행할 수 있다.2 and 3, the process of converting 2M data into 8M data has been described. Alternatively, converting 8M data into 2M data may be performed through the same process.

상술한 바와 같이 전송되는 데이터의 전송속도를 변환하거나 또는 서로 다른 클록에 동기시키기 위해 데이터의 선택을 용이하게 할 수 있는 이점이 있다.As described above, there is an advantage of facilitating selection of data in order to convert the transmission rate of data to be transmitted or to synchronize with different clocks.

Claims

In the device for converting the transmission rate of data,

Receive the same clock with the same transmission rate as the received transmission rate,

Receive clock for synchronization of transmission speed and output data.

At least two clocks capable of storing data according to the transmission speed to output the received data have an amount of memory buffer capable of correcting a difference,

And combining and outputting data according to a selection signal for combining the received data.

The method of claim 1,

And the input side clock and the transmit side clock are different from each other, and the transmission speed is the same.