KR20020005754A

KR20020005754A - 송신기 캘리브레이션 방법 및 송수신기

Info

Publication number: KR20020005754A
Application number: KR1020017014804A
Authority: KR
Inventors: 모힌드라리쉬
Original assignee: 롤페스 요하네스 게라투스 알베르투스; 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date: 2000-03-21
Filing date: 2001-03-19
Publication date: 2002-01-17
Also published as: EP1188230A1; CN1381090A; JP2003528522A; US6625424B1; WO2001071904A1

Abstract

직교 송수신기는 송신기, 수신기 및 공통 국부 발진기를 갖는다. 송신기는 스위칭 오프되고 수신기는 스위칭 온되면서, 수신기 내의 DC 에러는 동위상 및 직교 수신기 경로 내의 서보 루프 내에서 널링된다(nulled). 조정 후에는 서보 루프가 개방된다. 그런 다음, 고정 신호를 송신기에 입력하는 동안 송신기는 스위칭 온되고, 송신기의 동 위상 및 직교 위상 내로 주위된 DC 신호는 개방된 서보 루프가 DC 널링의 마지막에 얻어지는 것과 같은 출력신호를 제공할 때까지 조정된다. 그런 다음에는 주입된 DC 신호의 대응 값은 송신기 캘리브레이션 값으로서 저장된다.

Description

송신기 캘리브레이션 방법 및 송수신기{AUTOCALIBRATION OF A TRANSCEIVER THROUGH NULLING OF A DC-VOLTAGE IN A RECEIVER AND INJECTING OF DC-SIGNALS IN A TRANSMITTER}

미국 특허 제 4,717,894 호에서는 송신기의 RF 출력 신호의 진폭을 측정하기 위해 스칼라 검출기를 이용하는 벡터 변조기의 캘리브레이션(calibration)이 개시된다. 캘리브레이션은 캐리어 누설, I 및 Q 채널의 진폭 불균형(amplitude imbalance) 및 직교 위상 에러에 의해 야기되는 에러와 같은 벡터 변조 신호의 에러를 보상하기 위해 수행된다. 캐리어 누설은 변조 입력이 접지되는 때에도 직교혼합기로부터의 출력 신호에 나타나고, 혼합기(mixer)의 비제로 오프셋 전압(a non-zero offset voltage), 혼합기를 도통하는 LO 신호의 용량성 또는 유도성 결합(capacitive or inductive coupling) 및 혼합기 포트에서의 임피던스 부정합(impedance mismatch)에 의해 야기될 수도 있다. 캘리브레이션 측정은 RF 출력 신호의 진폭을 측정하는 검출기를 사용하여 수행된다. DC 신호 소스는 스위치에 의해 혼합기에 접속될 경우 I 및 Q 변조 신호 대신에 기준 신호(reference signal)를 I 및 Q 변조 입력단에 제공한다. 다른 DC 소스는 캐리어 누설 보상 신호를 I 및 Q 신호 성분에 각각 제공한다. 스위치에 의해 I 또는 Q 입력 라인 중 하나에 선택적으로 접속될 수 있는 신호 소스는 I 및 Q 진폭의 균형을 유지하기 위해 캘리브레이션 신호를 제공한다. 위상 및 진폭 에러 모두가 수정되고 캐리어 누설 전류는 최소화된다. 캐리지 누설은 변조 입력단이 접지될 때 RF 출력을 최소화하는 캐리지 누설 보상을 위해 DC 소스를 조정함으로써 최소화된다. 따라서, 벡터 변조기를 캘리브레이션하기 위해서는 전력 검출기가 송신기의 RF 전력을 측정할 필요가 있다. 그러한 전력 검출기는 벡터 변조기를 더 복잡하고 비싸게 만든다.

시분할 듀플렉스 송수신기에서는 비용을 줄이기 위해 송신기 및 수신기용 공통 국부 발진기를 구비하는 것이 바람직하다. 더욱이, 짧은 송수신 전환 시간을 달성하기 위해서는 동일한 합성기(synthesizer) 기반 국부 발진기 주파수가 송신기 및 수신기를 위해 사용되어야 한다. 더욱이, 수신 채널 필터를 통합하거나 낮은 샘플링 레이트를 적용하는 동안 디지털 대 아날로그 변환기를 통해 송신기 기저 대역 I 및 Q 신호를 생성할 수 있기 위해서는 중간 주파수가 무선 주파수에 대해 낮게 유지되어야 한다. 특히, 그러한 공통 LO 및 낮은 IF 송수신기가 마이크로웨이브 주파수 범위, 가령, 2.4 GHz ISM 대역에서 작동하는 경우에는 캘리브레이션되지 않은 송수신기가 상당한 누설 전류를 송신기 내에 갖게 된다. 제로 IF 또는 낮은 IF 주파수를 이용하면 캐리어 누설 주파수가 송신 대역 내에 있게되어 RF 안테나 필터의 송신기에 의해 제거될 수 없다. 누설 전류와 관련된 또 다른 문제는 표준에 의해 송신기에 가해지는 변조 스펙트럼 방출 요건, 예컨대, 2.4 GHz ISM 대역 내에서 작동하는 송수신기에 대한 FCC 요건을 충족시키지 못한다는 것이다. 특히, 변조 스펙트럼에 의해 상당히 감소된 스펙트럼에 방출 헤드룸(spectral emission headroom)으로 인해 캐리지 누설이 그러한 ISM 대역의 인접 채널 내에서 떨어지는 경우에는 후자의 문제가 매우 중요할 수도 있다.

발명의 개요

본 발명의 목적은 송신기의 출력 전력을 측정하는 RF 전력 검출기가 필요없는 송수신기를 제공하여 송수신기의 송신기 부분을 캘리브레이션 하는 것이다.

본 발명의 또 다른 목적은 ISM 대역에 대한 2.4 GHz 표준과 같은 표준으로 규정되는 것과 같은 방출 요구를 송수신기가 충족시키도록 송수신기 내의 송신기를 캘리브레이션 하는 것이다.

본 발명의 또 다른 목적은 송수신기의 송신기 부분을 캘리브레이션하기 위해실질적으로 표준 송수신기의 구성 요소만을 사용하는 송수신기를 제공하는 것이다.

본 발명의 또 다른 목적은 수신기를 DC 널링(DC-nulling) 후 송신기를 캘리브레이션하는 동안 송신기에 의해 수신기 내에 유도된 측정된 DC 에러에 기초하여 송신기를 DC 널링 동안 결정된 DC 널링 기준에 적절히 캘리브레이션하는 것이다.

본 발명의 또 다른 목적은 누설 전류를 보상에 부가하여 송신 신호를 제공하는 송신기 디지털 대 아날로그 변환기 내의 불균형도 보상되는 송수신기를 제공하는 것이다.

본 발명에 따라,

- 송신기와,

- 널링 출력을 제공하는 DC 널러(DC-nuller)를 포함하는 수신기와,

- 전술한 송신기 및 수신기에 결합되는 공통 국부 발진기와,

- 저장 장치와,

- 전술한 송신기 및 수신기에 결합되는 제어기와,

- 전술한 송신기는 스위칭 오프(swiched-off)되고 전술한 수신기는 스위칭 온(swiched-on)되면서 설정점과 같은 전술한 널링 출력의 값을 DC 널링 기준으로서 획득하고, 전술한 DC 널링 기준을 전술한 저장 장치 내에 저장하며, 전술한 널링 출력을 전술한 설정점에 동결되도록 전술한 DC 널러를 제어하도록 구성된 전술한 제어기와,

- 전술한 송신기가 스위칭 온되면서 DC 신호를 전술한 송신기 내로 주입하고, 전술한 동결된 널링 출력이 전술한 저장된 DC 널링 기준과 동일하게 될 때까지 전술한 주입된 DC 신호를 변화시키고, 전술한 주입된 DC 신호를 전술한 저장 장치 내에 저장하도록 더 구성되는 전술한 제어기를 포함하는 송수신기가 제공된다.

바람직하게, 송신기가 스위칭 오프되더라도 피드백 또는 서보 루프(feedback or servo loop)가 AC 결합기 내에서 사용되어 DC 널링을 수행한다. 수신기의 DC 널링 및 결정된 기준의 저장 후에는 송신기가 스위칭 온되어 수신기를 통해 캘리브레이션을 수행한다. 서보는 송신기가 스위칭 오프되면서 결정된 DC 널링 상태를 동결시키는 아날로그 저장 장치를 갖는다.

바람직하게, DC 신호를 송신기의 I 및 Q 경로 내에 주입하는 동안 낮은 IF 신호 및 제 2 RF 혼합기, 예를 들어, 단일 톤 변조 신호는 변조기 입력단에 입력된다. 그런 다음, 널링 출력의 평균값이 측정된다. 이러한 방법으로, 캐리어 누설 보상에 부가하여 송신 신호를 제공하는 송신기 디지털 대 아날로그 변환기 내의 불균형도 유리하게 보상될 수 있다.

바람직하게, 수신기는 직교 수신기이고 송신기는 직교 송신기이다.

캘리브레이션이 안테나에 의해 선별된 신호에 의해 교란되는 것을 피하기 위해 안테나를 구비한 송수신기 내의 수신기는 안테나와 격리된다.

본 발명의 캘리브레이션은 제로 IF 및 낮은 IF 송수신기 내에서 유리하게 수행될 수 있는데, 제로 IF 캐리어 누설은 원하는 송신 대역의 중앙에서 나타날 수 있고, 낮은 IF 캐리어 누설은 원하는 송신 대역 내에 여전히 존재할 수 있다.

본 발명은 송수신기에 관한 것으로, 더 구체적으로는 송수신기의 송신 브랜치 및 수신 브랜치용 공통 국부 발진기(a common local oscillator)를 갖는 시분할 듀플랙스 송수신기(a time division duplex transceiver)의 송신 브랜치 내의 캐리어 누설 보상(carrier leakage compensation)에 관한 것이다. 그러한 송수신기는 소위 2.4 GHz ISM 대역 내에서 작동하는 송수신기이거나 기타 다른 적절한 송수신기일 수도 있다.

도 1은 본 발명에 따른 송수신기의 제 1 실시예의 블록도이다.

도 2는 본 발명에 따른 송수신기의 수신기 브랜치 내의 DC 전압 널링 피드백루프,

도 3은 본 발명에 따른 송수신기의 제 2 실시예,

도 4는 본 발명에 따른 송수신기의 제 1 실시예의 작동을 나타내는 흐름도,

도면에서 동일한 참조 번호는 동일한 형상을 나타내는 데 사용된다.

도 1은 본 발명에 따른 송수신기(1)의 제 1 실시예의 블록도이다. 송수신기(1)는 수신기(2), 송신기(3) 및 국부 발진기(4)를 포함한다. 수신기(2) 및 송신기(3)는 송신기/수신기 스위치(6) 및 RF 필터(7)를 통해 안테나(5)에 결합된다. 수신기(2)는 동위상 브랜치 내의 혼합기(9) 및 직교 브랜치 내의 혼합기(10)에 결합되는 저 잡음 증폭기(low noise amplifier: LNA)(8)를 포함한다. 혼합기(9)는 저대역 통과 필터(low pass filter : LPF)(12), 증폭기(13) 및 AC 결합기(14)를 통해 복조기(11)에 결합된다. 혼합기(10)는 저대역 통과 필터(15), 증폭기(16) 및 AC 결합기(17)를 통해 복조기(11)에 결합된다. 본 발명에 따라, AC 결합기(14, 17)는 수신기(2)의 DC 널링을 수행하고 송신기(3)를 캘리브레이션하기 위한 기준 신호를 제공하는 서보 또는 피드백 루프(servo or feedback loops)를 포함한다. 본 기술 분야에서 잘 알려진 바와 같이, 공통 국부 발진기(4)는 위상 동기 루프(phase locked loop : PLL) 및 전압 제어 발진기(voltage controlled oscillator : VCO)(18)를 포함하는데, VCO의 출력단은 위상 시프터(phase shifter)(19, 20)에 0도 및 90도로 나타난 바와 같이 서로에 대해 90도의 상대적위상 시프트(relative phase shift)를 갖는 위상 시프터에 결합된다. 위상 시프터(19, 20)의 출력은 각각 혼합기(9, 10)에 결합된다. 송신기(3)는 동위상 및 직교 브랜치를 포함한다. 동위상 브랜치는 저대역 통과 필터(30), 가산기(32) 및 혼합기(33)를 포함한다. 가산기(32)는 DC 신호 C1을 송신기(3)의 동위상 브랜치 내의 저대역 통과 필터(30)와 혼합기(33) 사이의 주입한다. 직교 브랜치는 저대역 통과 필터(34), 가산기(37) 및 혼합기(38)를 포함한다. 가산기(37)는 DC 신호 C2를 송신기(3)의 동위상 브랜치 내의 저대역 통과 필터(34) 및 혼합기(38) 사이에 주입한다. 직교 국부 발진기 신호를 제공하는 위상 시프터(19, 20) 각각의 출력 신호는 버퍼 증폭기(39, 40)를 통해 혼합기(33, 38) 각각의 입력단에 제공된다. 혼합기(33, 38) 각각의 출력은 드라이버 증폭기(42) 및 전력 증폭기(43)를 통해 Tx/Rx 스위치에 결합되는 가산기(41)에 제공된다. 송수신기(1)는 기저 대역 회로(50)를 더 포함한다. 기저 대역 회로(50)는 마이크로프로세서(μP)의 형태인 제어기, ROM(52) 및 RAM(53)을 포함한다. 가령, EEPROM 또는 기타 다른 적절한 ROM인 ROM(52)은 송수신기(1)의 작동을 제어하도록 프로그래밍되고, 비휘발성 데이터(non-volatile data)를 더 포함한다. RAM(53)은 휘발성 데이터(volatile data)를 포함한다. 기저 대역 회로(50)는 AC 결합기(14, 17)에서의 출력 신호를 샘플링하는 아날로그 대 디지털 변환기(analog-to-digital converters: ADC)(54, 55), 직교 제로 중간 주파수 또는 낮은 중간 주파수 변조 신호를 각각의 저대역 통과 필터(30, 34)에 제공하는 아날로그 대 디지털 변환기(digital-to-analog converters : DAC)(56, 57) 및 DC 주입 신호 C1, C2를 제공하는 디지털 대 아날로그 변환기(58, 59)를 더 포함한다. DAC(58)는 디지털 신호 I(n)를 아날로그 DC 신호 C1으로 변환하고, DAC(59)는 디지털 신호 Q(n)를 아날로그 신호 C2로 변환한다.

도 2는 본 발명에 따른 송수신기(1)의 수신기 브랜치 내의 DC 전압 널링 피드백 루프 또는 서보(80)로서, AC 결합기(14, 17) 내에 포함된다. 동일한 루프는 각각의 수신기 브랜치의 I 및 Q 브랜치 내에 나타난다. 루프(80)는 AC 결합기(14, 17) 내에 포함되는 루프(80)에 따라 증폭기(13) 또는 증폭기(16)의 출력 신호를 루프(80)에 의해 생성되는 피드백 신호 FB에 부가하는 가산기(81)를 포함한다. 루프(80)는 출력 신호 V_OUT을 생성한다. 루프(80)는 출력 신호 V_OUT및 기준 신호 V_REF가 입력되는 연산 증폭기(operational amplifier)(82), 저항(83), 스위치(84), 신호 FB를 제공하는 전압 팔로워(a voltage follower)(85)를 더 포함한다. 기준 신호 V_REF는 예를 들어, 접지 신호이다. 전압 팔로워의 입력단(85)과 접지 사이에 결합되는 캐패시터(86)가 제공되는데, 그 캐패시터(86)는 Tx/Rx 스위치(6)를 수신기(2)에도 송신기(3)에도 접속되지 않는 위치에 둠으로써 송신기(3)는 스위칭 오프되고 수신기(2)는 안테나로(5)부터 격리되면서 수신기(2)의 DC 널링 동안 수신기(2) 내로 유입되는 DC 에러 신호 V_DC를 동결하는(freezing) 아날로그 저장 장치(an analog storage)이다. 동결은 송신기(3)를 스위칭 오프한 채로 수신기(2)를 스위칭 온하고 루프(80)가 조정된(settled) 후에 수행된다. 동결 전에는 스위치(84)가 폐쇄된다. 루프(80)가 종료된 후에는 스위치(84)가 개방되어 루프(80)를 동결시킨다. 제어 신호 CTL는 스위치(84)가 개방 또는 폐쇄되는 것을제어한다. 동결하자마자 캐패시터(86) 양단의 전압 V_C는 -V_DC와 같게 되고 출력 신호 V_OUT은 V_REF와 같게 된다. 수신기(2)의 동위상 및 직교 브랜치 모두에 대해, 동결된 출력 신호 V_OUT은 아날로그 대 디지털 변환기(54, 55)에 의해 샘플링된다. ISM 대역 내에서와 같은 주파수 호퍼(frequency hopper)에 대해, 수신 대역폭은 전형적으로 1 MHz이다. 루프를 동결시키는 것은 루프(80)가 종료한 후에 수행되어야 하는데, 예를 들면, '1/수신 대역폭'의 10배, 즉 10㎲ 후에 수행되어야 한다. DC 널링 후, 송신기(3)를 스위칭 온한 상태로 캘리브레이션하는 경우에는 DC 주입 신호 C1 및 C2가 조정 또는 변경되는 매 시간 마다 서보(80)가 10 ㎲의 순서로 종료되도록 해야 한다. 본 발명의 도시된 실시예에서는 캘리브레이션 동안 DAC(56, 57)가 제로 입력 신호를 송신기(3)에 제공한다. 본 발명에 따라, DC 널링 후에는 송신기가 스위칭 온되고 DC 주입 신호 C1 및 C2는 서보 루프(80)에서의 출력 신호 V_OUT이 실질적으로 다시 신호 V_REF와 같아질 때까지 조정된다. 최악의 경우에는 10% 캐리어 누설을 갖는데, 가령, DAC(58, 59)는 -0.1 V 내지 +0.1 V의 DC 소거(DC-cancellation) 출력 범위를 갖는 4 내지 5 비트 DAC일 수 있고, DAC(56, 57)은 -1.0 V 내지 +1.0 V의 전 범위를 갖는다. 4 비트 DAC(58, 59)에 대한 캘리브레이션 시간은 대략 10 ㎲의 16배인 160 ㎲이다. 그런 다음, 수신기(2)의 동위상 및 직교 브랜치 모두에서 출력 신호 V_OUT이 아날로그 대 디지털 변환기(54, 55)에 의해 샘플링되고, 마이크로프로세서(51)에 의해 저장된다.

도 3은 본 발명에 따라 DAC(56, 57)가 단일 톤 직교 신호를 COS 및 SIN으로 나타나는 송신기(3)의 동위상 및 직교 입력단에 제공하는 송수신기(1)의 제 2 실시예를 도시한다. 제 2 실시에에서는 기저 대역 회로(50)는 아날로그 대 디지털 변환기(54, 55)에 후속하여 각각 결합되는 디지털 저대역 통과 필터(90, 91)를 포함한다. 이와 달리, 디지털 저역 통과 필터(90, 91)는 저장된 프로그램으로서 이용될 수도 있다. 이와 달리, 후속하여 적분기를 갖는 아날로그 저대역 통과 필터가 사용될 수 있는데, 적분기의 출력은 아날로그 대 디지털 변환기(54, 55)에 의해 샘플링된다. 저대역 통과 필터(90, 91)는 1MHz 수신 대역폭보다 훨씬 낮은 차단 주파수, 예를 들어, 1kHz의 차단 주파수를 갖는다. 제 2 실시예에서는, DC 신호 레벨을 측정하는 대신에 평균 DC 신호 레벨이 마이크로프로세서(51)에 의해 측정된다. 송신기(3)의 캘리브레이션 동안, 신호 I(n) 및 Q(n)는 평균 측정 DC 레벨이 실질적으로 저장된 기준 신호, 가령, 0 V의 기준과 같아질 때까지, 실제로는 기준 전압 부근의 소정의 저전압 대역 내에 레벨이 존재할 때까지 조정된다.

도 4는 본 발명에 따른 송수신기의 제 1 실시예의 작동을 나타내는 흐름도이다. 블록(100)에서 캘리브레이션이 개시된다. 블록(101)에서는 I 및 Q 브랜치 모두의 출력 전압 V_OUT이 기준 전압 V_REF와 같아질 때까지 송신기(3)는 스위칭 오프되고, 수신기(2)는 스위칭 온되며, 스위치(84)는 폐쇄되고 수신기(2)는 널링된다. 블록(102)에서는 스위치 S가 개방되어 전압 V_C를 -V_DC로 동결시키고 송신기가 스위치 오프된 DC 에러 신호와 그에 따라 역시 동결되는 출력 전압 V_OUT= V_REF는 마이크로프로세서(51)에 의해 샘플링되고 저장된다. 블록(103)에서는 수신기(2)는 여전히 온 상태로 송신기(3)가 송신기(3)의 제로 입력 신호를 직교 입력단으로 스위칭 온된다. 블록(104)에서는 마이크로프로세서(51)가 저장된 기준 신호 V_REF에 대해 가장 근접한 정합을 위해 주입 신호 I(n)를 스테핑(step)하고 DAC(58, 59)는 DAC(58, 59)의 가장 낮은 출력 값으로부터 가장 높은 출력 값까지의 범위 또는 부 범위(sub-range) 내의 DC 주입 신호 C1 및 C2를 계단식 출력(stepwise output)하며, I 및 Q 브랜치 각각의 출력 신호 V_{OUT, I}(n) 및 V_OUT,Q(n)은 샘플링된다. 스테핑은 DAC(58, 59)의 가장 높은 출력 값으로부터 가장 낮은 출력값까지의 범위 또는 부 범위 내에서 수행될 수 있거나, 예를 들어, DAC(58, 59)의 전체 스케일 범위를 연속적으로 이등분하고 그 반을 검사함으로써 저장된 V_REF와 V_OUT과 실질적으로 같게되는 전압을 찾기 위해 스테핑하는 다른 적절한 방법이 다음 이등분 단계에서 선택되어야 한다. 다른 적절한 스테핑 방법으로 수행될 수 있다. 블록(105)에서, 마이크로프로세서(51)는 스텝핑된 I(n)을 갖는 V_OUT,I(n)의 변화가 스테핑된 I(n)를 갖는 V_OUT,Q(n)의 변화보다 훨씬 더 민감한지 여부를 테스트한다. 더 민감한 경우에는 블록(106)에서 마이크로프로세서(51)가 저장된 기준 신호 V_REF주변의 소정의 저전압 대역 내에서 V_OUT,I(n)과 가장 근접한 정합을 결정하고 가장 근접한 정합에 대응하는 값 I(n)를 저장한다. 이와달리, 더 민감하지 않은 경우에는 블록(107)에서 마이크로프로세서(51)가 저장된 기준 신호 V_REF근처의 소정의 저전압 대역 내에서V_OUT,Q(n)과 가장 근접한 정합을 결정하고 가장 근접한 정합에 대응하는 값 I(n)을 저장한다. 유사하게 블록(108)에서는 마이크로프로세서(51)가 저장된 기준 신호 V_REF에 대해 V_OUT,I(n) 및 V_OUT,Q(n) 모두와 가장 근접한 정합을 위해 주입 신호 Q(n)을 스테핑하고, 블록(109)에서는 마이크로프로세서(51)가 Q(n)를 갖는 V_OUT,I(n) 및 V_OUT,Q(n)의 변화의 민감도를 검사한다. 블록(110)에서는 저장된 V_REF를 V_OUT,I(n)와 근접하게 정합시키는 Q(n)의 값이 저장된다. 블록(110)에서는 저장된 V_REF를 V_OUT,Q(n)과 가장 근접하게 정합시키는 Q(n)의 값이 저장된다. I(n) 및 Q(n)의 저장된 값은 DAC(58, 59)에 대한 출력값으로서 유지된다. 더욱 정확히 하기 위해 블록(104)로부터의 단계 및 블록(104)를 포함하는 단계는 반복될 수도 있다. 블록(112)에서는 캘리브레이션이 정지한다.

제 2 실시예에서, 블록(103)에서는 제로 입력 신호를 송신기의 직교 브랜치에 제공하는 대신에 단일 톤의 직교 신호가 입력되고 동일한 샘플링 및 결정이 신호 레벨이 아니라 신호 레벨의 평균에 기초하여 수행된다. 이는 불균형과 같은 DAC(56, 57)의 부정확성이 보상되는 이점을 갖는다.

비휘발성 메모리가 캘리브레이션 데이터를 이용할 수 있는 경우에는 송신기(3)의 캘리브레이션이 송신기(3)의 제조동안 수많은 다른 온도에서도 수행될 수 있다. 다른 온도에서 결정된 캘리브레이션 값은 비휘발성 메모리 내의 검색 테이블 내에 저장 될 수 있다. 전술한 송신기(3)의 캘리브레이션에 더하여송수신기(1)를 작동할 때 큰 온도 변화를 보상하기 위해 또 다른 캘리브레이션이 수행된다. 따라서, 송수신기(1)는 검색 테이블에 액세스하기 위해 사용되는 온도 출력 값을 생산하는 온도 센서를 포함할 수 있다. 캘리브레이션 데이터를 휘발성 메모리만 저장할 수 있는 경우에는 송수신기(3)가 작동하는 매 시간 마다 캘리브레이션을 수행해야 한다.

전술한 관점에서 보면, 당업자는 이하 청구항에 의해 규정되는 본 발명의 사상 및 범주 내에서 다양한 변형을 만들 수 있고, 따라서 본 발명이 제시된 예에만 한정하지 않는다는 것이 명백하다. '포함한다'는 단어는 청구항에 나열된 것과는 다른 요소 및 단계의 존재를 배제하지 않는다.

Claims

수신기와, 송신기 및 상기 수신기용 공통 국부 발진기(a common local oscillator)를 더 포함하는 송수신기의 상기 송신기를 캘리브레이션(calibration) 하는 방법에 있어서,

상기 송신기를 스위칭 오프(switching off)하고 상기 수신기를 스위칭 온(switching on)하는 단계와,

상기 수신기를 DC 널링(DC-nulling)하고 널링 출력이 설정점과 같을 때 DC 상기 DC 널링의 널링 출력 값을 DC 널링 기준으로서 저장하는 단계와,

상기 널링 출력을 상기 수신기 내에 동결하고 상기 송신기를 스위칭 온 하는 단계와,

상기 출력이 상기 저장된 DC 널링 기준과 같게될 때까지 DC 신호를 상기 송신기 내에 주입하고 상기 주입된 DC 신호를 변형하는 단계와,

상기 주입된 DC 신호를 송신기 캘리브레이션 신호로서 저장하는 단계

를 포함하는 송신기 캘리브레이션 방법.
제 1 항에 있어서,

상기 캘리브레이션 동안 상기 송신기를 스위칭 온할 때 상기 송신기를 비변조 송신 모드로 설정하는 단계를 포함하는

송신기 캘리브레이션 방법.
제 2 항에 있어서,

상기 송신기를 상기 비변조 모드로 설정할 때, 상기 널링 출력의 DC 값을 측정하고 상기 DC 값이 상기 저장된 DC 널링 기준과 같게될 때까지 상기 DC 신호를 주입하는 단계를 포함하는

송신기 캘리브레이션 방법.
제 1 항에 있어서,

상기 캘리브레이션 동안 상기 송신기를 스위칭 온할 때 단일 톤 변조 신호를 상기 송신기 내에 입력하는 단계를 포함하는

송신기 캘리브레이션 방법.
제 4 항에 있어서,

상기 단일 톤 변조 신호의 입력 시 상기 널링 출력을 측정하고 상기 평균 값이 상기 저장된 DC 널링 기준과 같게 될 때까지 상기 DC 신호를 주입하는 단계를 포함하는

송신기 캘리브레이션 방법.
송수신기에 있어서,

송신기와,

널링 출력을 제공하는 DC 널링을 포함하는 수신기와,

상기 송신기 및 상기 수신기에 결합되는 공통 국부 발진기와,

상기 송신기 및 상기 수신기에 결합되는 제어기를 포함하며,

상기 송신기는 스위칭 오프되고 상기 수신기는 스위칭 온되면서 DC 널링 기준으로서 설정점과 동일한 상기 널링 출력 값을 얻고, 상기 저장 장치 내에 상기 DC 널링 기준을 저장하고, 상기 널링 출력을 상기 설정점으로 동결시키는 상기 DC 널러를 제어하도록 구성되고,

상기 제어기는 상기 송신기를 스위칭 온하면서 상기 송신기 내로 DC 신호를 주입하고 상기 동결된 널링 출력이 상기 저장된 DC 널링 기준과 같게될 때까지 DC 신호를 변경하며, 상기 주입된 DC 신호를 상기 저장 장치 내로 저장하도록 더 구성되는

송수신기.
제 6 항에 있어서,

상기 제어기는 상기 송신기를 스위칭 온할 때 상기 송신기를 비변조 송신 모드로 설정하도록 구성되는

송수신기.
제 7 항에 있어서,

상기 제어기는 상기 송신기를 상기 비변조 모드로 설정할 때, 상기 널링 출력의 DC 값을 측정하고, 상기 DC 값이 상기 저장된 DC 널링 기준과 같게될 때까지 상기 DC 신호를 주입하도록 구성되는

송수신기.
제 6 항에 있어서,

상기 제어기는 상기 송신기를 스위칭 온할 때 단일 톤 변조 신호를 상기 송신기 내에 입력하도록 구성되는

송수신기.
제 9 항에 있어서,

상기 제어기는 상기 단일 톤 변조 신호의 입력 시 상기 널링 출력의 평균값을 측정하고 상기 평균 값이 상기 저장된 DC 널링 기준과 같게될 때까지 상기 DC 신호를 주입하는

송수신기.
제 6 항에 있어서,

상기 안테나를 더 포함하되,

상기 수신기는 상기 제어기가 상기 DC 널러를 제어할 때 상기 안테나로부터 격리되는

송수신기.
제 11 항에 있어서,

상기 DC 널러는 상기 수신기의 AC 결합기 내에 포함되고,

상기 DC 널러는 아날로그 저장 장치를 갖는 피드백 루프와 상기 피드백 루프를 인터럽트(interrupt)하는 스위치를 포함하되,

상기 DC 에러는 스위칭 오프되는 상기 송신기가 스위칭 오프되면서 상기 수신기 내에 생성되고,

상기 아날로그 저장 장치는 상기 피드백 루프를 조정한(settling) 후 인터럽트 할 때 상기 DC 에러 신호를 동결시키는

송수신기.