KR200148661Y1

KR200148661Y1 - High speed counter of plc

Info

Publication number: KR200148661Y1
Application number: KR2019940005900U
Authority: KR
Inventors: 박성범
Original assignee: 이종수; 엘지산전주식회사
Priority date: 1994-03-23
Filing date: 1994-03-23
Publication date: 1999-06-15
Also published as: KR950028321U

Abstract

본 고안은 피엘씨의 고속카운터에 관한 것으로, 종래의 피엘씨 고속카운터는 하나의 셋트값을 비교한 후, 다른 셋트값을 비교하기 위해서는 다시 처음부터 프리셋트값과 셋트값을 저장해야 하는등 모든 동작을 반복해야 하기 때문에 입력되는 펄스를 연속적으로 카운트할 수 없는 문제점이 있었다.The present invention relates to a high speed counter of a PLC, the conventional high speed counter of the PLC, after comparing one set value, in order to compare the other set value again to save the preset value and the set value from the beginning, etc. Since the operation must be repeated, there is a problem in that the input pulse cannot be counted continuously.

본 고안의 목적은 이러한 종래의 문제점을 해결하기 위해 미리 여러개의 셋트값을 저장해놓고 하나의 셋트값의 비교가 끝나면 그 끝나는 신호에 의해 카운터에 다른 셋트값을 설정할 수 있게 하여 입럭펄스를 연속적으로 카운트할 수 있게 한 피엘씨의 고속카운터를 안출한 것이다.The purpose of the present invention is to solve this conventional problem and store several set values in advance, and when the comparison of one set value is completed, it is possible to set different set values in the counter according to the signal that ends. Piel's high-speed counter made it possible.

Description

PI's high speed counter

제1도는 종래 피엘씨의 고속카운터의 블럭도.1 is a block diagram of a conventional PLC high speed counter.

제2도는 제1도에 있어서 카운터의 상세도.2 is a detailed view of the counter in FIG.

제3도는 제1도에 있어서 카운트동작 흐름도.3 is a counting operation flow chart in FIG.

제4도는 본 고안 피엘씨의 고속 카운터의 블럭도.4 is a block diagram of the high speed counter of the present invention PLC.

제5도는 제4도에 있어서 카운터의 상세도.5 is a detailed view of the counter in FIG.

제6도는 본 고안에 있어서 카운트동작 흐름도.6 is a counting operation flowchart in the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11 : 중앙처리장치 12 : 입/출럭 게이트 어레이11: central processing unit 12: input / output gate array

13 : 공용램 14 : 카운터13: common ram 14: counter

15 : 제1 버퍼 16 : 셋트버퍼15: first buffer 16: set buffer

본 고안은 피엘씨의 고속카운터에 관한 것으로, 특히 여러개의프리셋트값과 셋트값을 공용램에 저장하여 이 값들을 순차적으로 자동 재할당되게 하고 하나의 값의 비교가 끝나면 그 신호로 카운터를 리셋트 시켜 다시 다른 값을 비교할 수 있어 연속적인펄스값을 중단없이 카운트하는데 적당하도록 한 피엘씨의 고속카운터에 관한 것이다.The present invention relates to the high speed counter of PLC, and in particular, several preset values and set values are stored in the common RAM to automatically reassign these values sequentially. It is about a high speed counter of PLC that can be set and compared again to compare different values so that it is suitable for counting continuous pulse values without interruption.

제1도는 종래 고속카운터의 블럭도로서, 이에 도시한 바와같이 시스템을 총괄제어하는 중앙처리장치(1)와: 사용자에 의해 조정되어 상기 중앙처리장치(1)에 셋트 또는 프리셋트신호를 출력하는입/출력 게이트 어레이(2)와: 모든 데이타가 저장되는 공용램(3)과; 상기 중앙처리장치(1)로부터의 프리셋트신호에(C-Preset) 따라 상기공용램(3)으로부터 프리셋트값을 입력받아 그에 따른 카운트를 하는카운터(4)와; 상기 카운터(4)가 현재 카운트한 값을 일시 저장하여 이를 상기 중앙처리장치(1)를 통해 공용램(3)에 전달함과 아울러 비교기(7)에 전달하는 제1버퍼(5)와; 상기 중앙처리장치(1)로부터의 셋트신호(C-Set)에 따라 상기 공용램(3)으로부터 셋트값을 입력받아 이를 저장하는 셋트버퍼(6)와: 상기 제1 버퍼(5)와 셋트버퍼(6)의 값을 비교하여 그에따른 값을 출력하는 비교기(7)로 구성된다.FIG. 1 is a block diagram of a conventional high speed counter. As shown in FIG. 1, a central processing unit (1) which collectively controls a system, and which is controlled by a user, outputs a set or preset signal to the central processing unit (1). An input / output gate array 2 and: a common RAM 3 in which all data is stored; A counter (4) which receives a preset value from the common RAM (3) according to a preset signal (C-Preset) from the central processing unit (1) and counts accordingly; A first buffer 5 which temporarily stores the value currently counted by the counter 4 and transmits it to the common RAM 3 through the central processing unit 1 and to the comparator 7; A set buffer 6 which receives a set value from the common RAM 3 according to a set signal C-Set from the central processing unit 1 and stores the set value: the first buffer 5 and the set buffer And a comparator 7 for comparing the values of 6 and outputting the corresponding values.

이와같이 구성된 종래 피엘씨의 고속카운터의 작용에 관하여 첨부한 제2도 및 제7도를 찹조하여 설명하면 다음과 같다.Referring to FIG. 2 and FIG. 7 attached to the operation of the high speed counter of the conventional PLC configured as described above are as follows.

고속카운터는 피엘씨(PLC : Programmable Logic Controller)의 주변장치중 하나로써 피엘씨로는 카운트할 수 없는 고속의 펄스를 카운트하는데 쓰이는 장치이다.The high speed counter is one of the peripherals of the programmable logic controller (PLC) and is used to count high-speed pulses that cannot be counted by PLC.

먼저, 프리셋트값과 셋트값을 설정하여 공용램(3)에 저장한 후 입/출력 게이트 어레이(2)를 제어하여 중앙처리장치(1)에 프리셋트신호(Preset)를 출력한다.First, the preset value and the set value are set and stored in the common RAM 3, and then the input / output gate array 2 is controlled to output a preset signal to the central processing unit 1.

상기 프리셋트신호(Preset)를 입력받은 중앙처리장치(1)는 카운터(4)에 프리셋트신호(C-Preset)를 출력합과 아울러 공용램(3)에서 프리셋트값이 저장되어 있는 어드레스의 데이타를 읽어 카운터(4)에 적제한다. (ST1,ST2)The CPU 1 which receives the preset signal Preset outputs the preset signal C-Preset to the counter 4 and the address of the address where the preset value is stored in the common RAM 3. The data is read and stored in the counter 4. (ST1, ST2)

그리고, 사용자가 다시 입/출력 게이트 어레이(2)를 제어하여 셋트신호(Set)를 출력하면 중앙처리장치(1)는 셋트버퍼(6)에 셋트신호(C-Set)를 출력함과 아울러 공용램(3)에서 셋트값이 저장되어 있는 어드레스의 데이타를 읽어 셋트버퍼(6)에 적제한다. (ST3,ST4)When the user again controls the input / output gate array 2 to output the set signal Set, the central processing unit 1 outputs the set signal C-Set to the set buffer 6 and is shared. The RAM 3 reads the data of the address where the set value is stored and stores it in the set buffer 6. (ST3, ST4)

이후, 상기 카운터(4)가 동작하면 현재 그 카운트된 값은 제1 버퍼(5)에 일시 저장되었다가 중앙처리장치(1)를 통해 공용램(3)에 저장됨과 아울러 비교기(7)에 전달된다. (ST5) 그러면, 그 비교기(7)는 그 전달된 값을 셋트버퍼(6)의 값과 비교하여 그에 따른 결과를 출력하는데, 현재 카운트값 셋트간 , 현재 카운트값 =셋트값 , 현재 카운트값셋트값의 3가지 형태로 나타난다.Thereafter, when the counter 4 operates, the currently counted value is temporarily stored in the first buffer 5 and then stored in the common RAM 3 through the central processing unit 1 and transmitted to the comparator 7. do. (ST5) Then, the comparator 7 compares the transmitted value with the value of the set buffer 6 and outputs the result accordingly, between the present count value set, the present count value = set value, and the present count value set. It comes in three forms of value.

이상에서 설명한 바와갈이 종래의 피엘씨 고속카운터는 하나의 셋트값을 비교한 후, 다른 셋트값을 비교하기 위해서는 프리셋트값과 셋트값을 다시 설정해야 하는등 모든 순서를 다시 반복해야하기 때문에 입력되는 펄스를 연속적으로 카운트할 수 없는 문제점이 있었다.As described above, the conventional PLC high-speed counter has to repeat all the steps, such as resetting a preset value and a set value, in order to compare one set value and then compare another set value. There was a problem in that the pulses cannot be counted continuously.

본 고안의 목적은 이러한 종래의 문제점을 해결하기 위해 미리 여러개의 셋트값을 저장하여 하나의 셋트값의 비교가 끝나면 그 끝나는 신호에 의해 카운터를 클리어 시킬 수 있게 하고 카운터의 현재 계수값을 중앙처리장치를 롱해서 공용램과 비교기로전송하게 함으로써 입럭펄스를 연속적으로 카운트할 수 있게 한 피엘씨의 고속카운터를 제공하는데 있다.The purpose of the present invention is to solve this conventional problem, by storing several set values in advance, when the comparison of one set value is completed, the counter can be cleared by the signal that ends. It is to provide a high speed counter of PLC which can continuously count Ippul pulses by sending it to the common RAM and comparator.

제4도는 본 고안 피엘씨의 고속카운터의 블럭도로서, 이에 도시한 바와같이 시스템을 총괄제어하는 중앙처리장치(11)와; 사용자에 의해 조정되어 상기 중앙처리장치(11)에 셋트 또는 프리셋트신호를 출력하는 입/출력 게이트 어레이(12)와; 모든 데이타가 저장되는 공용램(13)과; 상기 중앙처리장치(11)로부터의 프리셋트신호에(C-Preset) 따라 상기 공용램(13)으로부터 프리셋트값을 입력받아 그에따른 카운트를 하는 카운터(14)와; 상기 카운터(14)가 현재카운트한 값을 일시 저장하여 이를 상기 중앙처리장치(11)를 통해 공용램(13)에 전달하는 제1 버퍼(15)와: 상기 제1 버퍼(15)의 현재 카운트값이 공용램(13)에 저장될때 그 값이 저장되는 공용램(13)의 어드레스에 의해서 인에이블되어 그 현재 카운트값을 일시 저장하였다가 비교기(17)에 전달하는 제2버퍼(18)와; 상기 중앙처리장치(11)로부터의 셋트신호(C-Set)에 따라 상기 공용램(13)으로부터 셋트값을 입럭받아 이를 저장하는 셋트버퍼(16)와: 상기 제2 버퍼(18)와 셋트버퍼(16)의 값을 비교하여 그에 따른 값을 출력하는 비교기(17)로 구성한다.4 is a block diagram of the high speed counter of the present invention, and a central processing unit (11) for overall control of the system as shown therein; An input / output gate array 12 adjusted by a user and outputting a set or preset signal to the central processing unit 11; A common RAM 13 in which all data is stored; A counter (14) which receives a preset value from the common RAM (13) according to a preset signal (C-Preset) from the central processing unit (11) and counts accordingly; A first buffer 15 for temporarily storing a value currently counted by the counter 14 and transferring it to the common RAM 13 through the CPU 11: a current count of the first buffer 15 When the value is stored in the common RAM 13, the second buffer 18 is enabled by the address of the common RAM 13 in which the value is stored, and temporarily stores the current count value, and delivers the current count value to the comparator 17. ; A set buffer 16 which receives and stores a set value from the common RAM 13 according to a set signal C-Set from the CPU 11: the second buffer 18 and the set buffer The comparator 17 compares the value of 16 and outputs the corresponding value.

이와같이 구성한 본 고안의 작용 및 효과에 관하여 첨부한 제5도 및 제6도를 참조하여 상세히 설명하면 다음과 같다.Referring to the attached Figures 5 and 6 with respect to the operation and effect of the present invention configured as described above are as follows.

먼저, 프리셋트값과 셋트값을 설정하여 공용램(13)에 저장한다.First, the preset value and the set value are set and stored in the common RAM 13.

이때, 여러개의 값을 저장하면 그 저장한 갯수만큼 반복 수행을 한다.At this time, if several values are stored, the number of repetitions is repeated.

여기서는 여러개의 프리셋트값과 셋트값을 저장한 것으로 가정한다. 이렇게 여러개의 값을 저장한 상태에서 사용자가 입/출력게이트 어레이(12)를 제어하여 프리셋트 신호(Preset))를 출력하면 중앙처리장치(11)는 카운터(14)에 프리셋트신호(C-Preset)를 전달함과 아울러 상기 공용램(13)에서 프리셋트값이 저장되어 있는 어드레스의 데이타를 읽어 이를 카운터(14)에 적제한다. (ST3,ST4)In this example, it is assumed that several preset values and set values are stored. When the user controls the input / output gate array 12 and outputs a preset signal in the state where several values are stored, the central processing unit 11 sends a preset signal (C−) to the counter 14. Preset) and the data of the address where the preset value is stored in the common RAM 13 are read and stored in the counter 14. (ST3, ST4)

그리고, 또한 사용자가 입/출력 개이트 어래이(12)를 제어하여 셋트(Set)신호를 출력하면 중앙처리장치(11)는 셋트버퍼(16)에 셋트신호(Set)를 전달함과 아울러 상기 공용램(13)에서 셋트값이 저장되어있는 어드레스의 데이타를 읽어 이를 셋트버퍼(16)에 적제한다. (ST5,ST6)In addition, when the user controls the input / output gate array 12 to output a set signal, the CPU 11 transmits a set signal to the set buffer 16 and the common signal. The RAM 13 reads the data of the address where the set value is stored and stores it in the set buffer 16. (ST5, ST6)

이후, 중앙처리장치(11)는 공용램(13)에서 프리셋트값과 셋트값의 갯수를 읽어서 그 읽은 데이타가 제로(0)인지를 판단하여 제로(0)가 아니먼 즉시, 카운트 동작을 한다. (ST1,ST2)Thereafter, the central processing unit 11 reads the preset value and the number of set values from the common RAM 13, determines whether the read data is zero, and immediately counts, not zero (0). . (ST1, ST2)

상기 카운터(14)에 의해 현재 카운트된 값은 프리셋트값과 더해져서 제1 버퍼(15)를 통하고 중앙처리장치(11)를 통해 공용램(13)에 저장된다.The value currently counted by the counter 14 is added to the preset value and stored in the common RAM 13 through the first buffer 15 and through the central processing unit 11.

이때, 그 프리셋트값과 더해진 현재 카운트된 값이 저장되는 어드레스에 의해 제 2 버퍼(18)가 인에이블되어 그 프리셋트값과 더해진 현재 카운트된 값을 비교기에 전달한다. (ST8)At this time, the second buffer 18 is enabled by the address at which the preset value and the current counted value added are stored, and transmits the preset value and the current counted value added to the comparator. (ST8)

이에따라, 상기 비교기(17)는 제2버퍼(18)의 값과 셋트버퍼(16)의 값과 비교하여 그에 따른 값을 출력하는데, 제2 버퍼(18)의 값이 셋트값과 다르면 계속 카운트하고 만약, 제2 버퍼(18)의 값이 셋트값과 같으면 그 신호는 제5도에 도시한 바와 같이 노아게이트(NOR1)에 의해 초기 리셋트신호와 조합되어 카운터(14)의 클리어 신호로 인가된다.Accordingly, the comparator 17 compares the value of the second buffer 18 with the value of the set buffer 16 and outputs the corresponding value. If the value of the second buffer 18 is different from the set value, the comparator 17 continues to count. If the value of the second buffer 18 is equal to the set value, the signal is applied to the clear signal of the counter 14 in combination with the initial reset signal by the NOA gate NOR1 as shown in FIG. .

이로인해 카운터(14)는 리셋트된다. (ST9,ST10)This resets the counter 14. (ST9, ST10)

상기 카운터(14)가 리셋트되면 중앙처리장치(11)는 다시 셋트버퍼(16)에 셋트신호(Set)를 인가함과 아울러 상기 공용램(13)에서 셋트값을 읽어 상기 셋트버퍼(16)에 적제한 뒤 반복횟수 데이타에서 1을 뺀다. (ST11,ST12)When the counter 14 is reset, the CPU 11 applies the set signal Set to the set buffer 16 again and reads the set value from the common RAM 13 to set the buffer 16. And subtract one from the number of iterations. (ST11, ST12)

이후는 처음과 같은 동작을 반복한다. 이렇게 반복수행후 반복횟수 데이타가 제로(0)가 되고, 중앙처리장치(11)의 프리셋트신호(C-preset)신호가 없으며, 중앙처리장치(11)의 셋트신호(Set)가 없으면 현재 카운트된 값을 공용램(13)에 저장함으로서 모든 동작을끝낸다.After that, the same operation is repeated. If the repetition count data becomes zero (0) after the repetition, there is no preset signal (C-preset) signal of the central processing unit 11, and if there is no set signal (Set) of the central processing unit 11, the current count All operations are completed by storing the calculated value in the common RAM 13.

이상에서 상세히 설명한 바와같이 본 고안은 여러개의 프리셋트값과 셋트값을 저장할 수 있고 하나의 값의 비교가 끝나면 그 신호로 카운터를 리셋트시켜 다시 다른 값을 비교할 수 있어 연속적인 펄스값을 중단없이 카운트할 수 있는 효과가 있다.As described in detail above, the present invention can store several preset values and set values, and when the comparison of one value is completed, the counter can be reset with the signal and the other values can be compared again. It has the effect of counting.

Claims

A central processing unit for overall control of the system, comprising: an input / output gate array adapted to be output by the user and outputting a set or preset signal to the central processing unit; memory means for storing all data; A counter means for receiving a preset value from the memory means according to a preset signal from the CPU and counting the preset value; temporarily storing a value currently counted by the counter means and storing the value through the CPU First buffer means for delivering to the means; When the current count value of the first buffer means is stored in the memory means, the second buffer means being enabled by the address of the memory means in which the value is stored, and temporarily storing the current count value and passing it to the comparator: A set buffer means for receiving a set value from the memory means in accordance with a set signal from a central processing unit and storing the set value; PLC high speed counter, characterized in that configured to compare the value of the second buffer means and the set buffer means and output the corresponding value.