Claims (7)
비결합(Decoupled) 데이터 전송 방식을 적용하는 고속 데이터 전송 채널의 에러를 처리하는 장치에 있어서, 로컬 버스상에서 발생한 어드레스를 디코딩하여 그 내용에 장애 소소를 저장하고 있는 레지스터(FSR), 에러 어드레스 래치, 워치독 타이머를 억세스하는 경우인지를 판단하여 그에 따른 해당 제어신호를 발생하는 버스 감시부와(1), 상기 버스 감시부(1)로부터 장애 소스 레지스터를 액세스하기 위한 제어신호를 입력받으면, 데이터 라인을 통해 로컬 버스로 내부의 장애 소스 레지스터(FSR)의 내용을 제공하는 동시에 데이터가 유효하다는 것을 신호하기 위한 응답 신호를 발생시키는 장애 소스 레지스터부(7)와, 프로세서에게 자신의 동시(Concurrent) 채널에 에러가 발생하였는지 아닌지를 확인하기 위한 타임아웃 데이터를 제공하며, 상기 버스 감시부(1)로부터 워치독 타이머를 액세스하기 위한 제어신호를 입력받으면, 워치독 타이머가 초기화 되었다는 것을 신호하기 위한 응답 신호를 로컬 버스상에 발생시키는 워치독 타이머 제어부(5)와, 상기 버스 감시부(1)로부터 어드레스가 에러 어드레스 래치를 억세스하기 위한 제어신호를 입력받으면, 에러가 발생한 어드레스를 로컬 버스의 데이터 라인을 통하여 제공하는 에러 어드레스 래치 제어부(2)와, 32바이트의 데이터를 메모리에 쓰는 동작이 로컬 버스상에 발생하면 발생한 어드레스와 데이터를 순서대로 자신의 버퍼에 저장하는 버퍼장치(8)와, 로컬 버스상에 발생한 응답 신호를 체크하여 에러 신호나 RR 사이클이 발생하였다면 버퍼 장치(8)에 저장된 한 개 동작분의 어드레스와 데이터를 클리어하기 위한 신호를 발생하고, 상기 버퍼장치(8)로부터 풀(full) 신호를 수신하면 더 이상 로컬 버스상에 발생한 어드레스와 데이터를 버퍼링하지 못하도록 하기 위한 신호를 상기 버퍼장치(8)로 출력하며, 버퍼 풀이 발생한 어드레스를 래치한 상기 에러 어드레스 래치 제어부(2)의 값을 변경하지 않기 위한 신호를 발생하는 버퍼 및 로컬 버스 에러 제어부(2)와, 고속 데이터 전송 채널을 통한 데이터 전송 중 비활성화 시스템에서 에러가 발생 신호를 입력받으면 상기 버퍼장치(8)의 데이타를 클리어시키고, 상기 에러 어드레스 래치 제어부(2)로 내용 변경을 박기 위한 신호를 출력하는 고속 데이터 채널 에러 제어부(4)와, 상기 버퍼 및 로컬 버스 에러 제어부(3)로부터는 버퍼 full에 관련된 신호(full)를, 고속 데이터 전송 채널로부터는 비활성화 시스템에서 메모리 쓰기 동작을 수행 중 에러가 발생하였다는 것에 관련된 신호(Xerr)를, 상기 워치독 타이머 제어부(5)로 부터는 워치독 타임아웃이 발생하였다는 신호(timeout)를 수신하여 우선 순위별로 처리하여 출력하는 에러 우선 순위 결정부(6)와, 상기 에러 우선 순위 결정부(6)로부터 에러를 수신하여 해당 값을 자신의 내부 비트에 저장하고, 비트가 셋되면 각각의 에러신호를 인터럽트로 알리기 위한 신호로서 발생시키는 장애 소스 레지스터(FSR)부(7)를 구비하는 것을 특징으로 하는 활성화 시스템의 에러 처리 장치.1. An apparatus for handling errors in a high speed data transmission channel employing a decoupled data transmission method, comprising: a register (FSR), an error address latch, When the watchdog timer determines whether the watchdog timer is accessed, and receives the control signal for accessing the fault source register from the bus monitoring unit (1) and the bus monitoring unit (1), and generates a corresponding control signal. A fault source register section 7 which provides the contents of an internal fault source register (FSR) to the local bus via a signal at the same time and generates a response signal to signal that data is valid, and its concurrent channel to the processor. The bus monitoring unit 1 provides timeout data for checking whether an error has occurred or not. When the control signal for accessing the watchdog timer is input from the watchdog timer controller 5 and the bus monitor 1 for generating a response signal on the local bus to signal that the watchdog timer has been initialized. When an address receives a control signal for accessing an error address latch, an error address latch control unit 2 which provides an error address through a data line of a local bus, and writes 32 bytes of data to a memory are executed by the local bus. When the error occurs, the buffer device 8 stores the generated address and data in its own buffer in order, and the response signal generated on the local bus is checked. A signal for clearing the address and data for each operation is generated and pulled from the buffer device 8. Upon receiving a full signal, a signal is outputted to the buffer device 8 to prevent buffering of addresses and data generated on the local bus, and the error address latch control unit 2 latching an address where a buffer pool is generated. The buffer and local bus error control unit 2 which generates a signal for not changing the value of, and the data of the buffer device 8 are received when an error occurs signal is input from the deactivation system during data transmission through the high speed data transmission channel. A high-speed data channel error control unit 4 for clearing and outputting a signal for putting a content change to the error address latch control unit 2, and a signal related to a buffer full from the buffer and the local bus error control unit 3 (full) From a high-speed data transfer channel, an error occurred while performing a memory write operation on the deactivated system. An error priority determining unit 6 for receiving a signal timeout indicating that a watchdog timeout has occurred from the watchdog timer control unit 5 and processing the signal Xerr according to priority; A fault source register (FSR) unit 7 which receives an error from the error prioritization unit 6, stores the corresponding value in its own internal bit, and generates a signal for notifying each error signal as an interrupt when the bit is set. Error handling device of the activation system, characterized in that it comprises a).
제1항에 있어서, 상기 에러 우선 순위 결정부(6)는, 한 개의 에러가 발생하고 에러 처리가 완료되기 이전에 다음 에러가 발생하였을 경우 앞서 발생한 에러 처리가 완료될 때까지 에러를 지연시키도록 구성된 것을 특징으로 하는 활성화 시스템의 에러 처리 장치.The method according to claim 1, wherein the error priority determining unit (6) delays the error until the previous error processing is completed when one error occurs and the next error occurs before the error processing is completed. Error handling apparatus of the activation system, characterized in that configured.
제2항에 있어서, 상기 에러 우선 순위 결정부(6)는, 상기 워치독 타이머 제어부(5)로부터의 워치독 타임아웃 신호(timeout), 고속 데이터 전송 채널로 부터의 에러 발생 신호(Xerr), 상기 버퍼 및 로컬 버스 에러 제어부(3)로부터의 버퍼 풀(full) 신호(full)의 순서로 우선 순위를 부여하도록 구성되는 것을 특징으로 하는 활성화 시스템의 에러 처리 장치.The error priority determining unit (6) according to claim 2, wherein the error priority determining unit (6) comprises: a watchdog timeout signal from the watchdog timer control unit (5), an error occurrence signal (Xerr) from the high speed data transmission channel, Configured to give priority to the buffer and to a buffer full signal from the local bus error control section (3).
제1항에 있어서, 상기 장애 소스 레지스터부(7)는, 에러가 발생한 원인에 관한 정보를 가지고 있는 8비트 레지스터를 구비하는 것을 특징으로 하는 활성화 시스템의 에러 처리 장치.2. An error processing apparatus according to claim 1, wherein said fault source register section (7) comprises an 8-bit register holding information on the cause of the error.
제1항에 있어서, 상기 에러 어드레스 래치 제어부(2)는, 버퍼 풀(full)이 발생하였을 때의 어드레스를 저장하고 있는 로컬 어드레스 레지스터와, 고속 데이터 전송 채널을 통하여 데이터를 전송할 때 에러가 발생한 어드레스를 저장하고 있는 고속 데이타 전송 채널 어드레스 레지스터를 구비하는 것을 특징으로 하는 활성화 시스템의 에러 처리 장치.2. The error address latch control section (2) according to claim 1, wherein the error address latch control section (2) includes a local address register that stores an address when a buffer full occurs and an address where an error occurs when data is transmitted through a high speed data transfer channel. And a high speed data transfer channel address register storing the data transfer channel address register.
비결합(Decoupled) 데이터 전송 방식을 적용하는 고속 데이터 전송 채널의 에러를 처리하는 장치에 있어서, 로컬 버스상에 발생하는 응답 신호를 디코딩하여 R&R사이클에 관련된 응답 신호라면 R&R 사이클의 신호를, 에러에 관련된 신호라면 에러 사이클 신호를, 유효 응답이라면 유효 응답 사이클 신호를 발생하는 응답 신호 디코더(11)와, 외부의 데이타 전송 제어부(15)로부터 로컬 메모리로 데이터를 쓰기 시작한다는 신호를 수신하고, 상기 응답 신호 디코더(11)로 부터 R&R 사이클 신호를 수신하면 R&R 카운터의 값을 1씩 증가시켜 증가된 R&R 카운터의 값이 일정수가 되면 카운터의 최대값이 초과되었다는 신호를 발생하는 R&R 카운터부(12)와, 상기 R&R 카운터부(12)로부터 카운터 최대값 초과신호를 입력받으면 자신의 시스템에서 에러가 발생한 것으로 간주하여 에러신호를 고속 데이터 전송 채널을 통하여 발생시키는 R&R 카운터 제어부(13)를 구비하는 것을 특징으로 하는 비활성화 시스템의 에러 처리 장치.An apparatus for processing an error in a high speed data transmission channel employing a decoupled data transmission method, wherein the response signal generated on a local bus is decoded, and if the response signal is related to the R & R cycle, the signal of the R & R cycle is applied to the error. A response signal decoder 11 for generating an error cycle signal for a related signal and a valid response cycle signal for a valid response, and a signal for starting to write data to a local memory from an external data transfer control unit 15; When the R & R cycle signal is received from the signal decoder 11, the value of the R & R counter is increased by 1, and when the value of the increased R & R counter becomes a certain number, the R & R counter unit 12 generates a signal that the maximum value of the counter is exceeded. When the counter maximum value exceeded signal is input from the R & R counter unit 12, it is assumed that an error has occurred in its own system. And an R & R counter control unit (13) for generating an error signal through a high speed data transmission channel.
제6항에 있어서, 상기 R&R 카운터부(12)는, 3비트 카운터로 구성되는 것을 특징으로 하는 비활성화 시스템의 에러 처리 장치.7. The error processing apparatus according to claim 6, wherein said R & R counter section (12) comprises a 3-bit counter.