KR200143923Y1 - Mark of p.c.b(printed circuit board) strip - Google Patents
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Abstract
본 고안은 P. C. B 스트립을 사용하여 반도체 패키지를 제작시 제조장비에게 P. C. B 스트립의 위치를 알려 주기 위한 기준점의 정확한 감지를 위해 형성되어 있는 인식마크에 관한 것으로, 특히 상기 P. C. B 스트립을 사용하여 반도체 패키지를 제작시 제조장비에게 P. C. B 스트립의 위치를 알려 주기 위한 인식도를 향상시키고, 사용시 접착물(에폭시)에 의해 전기적으로 쇼트(Short)되어 패키지의 불량을 야기시키는 문제등을 미연에 방지하기 위하여, P. C. B 스트립(10)의 표면 사방으로 일정형성되어 있는 리드부(11)와 리드부(11)사이의 모서리 일정부위에 소정의 크기를 갖는 십자형태의 인식마크(12)가 형성되어 있는 것에 있어서, 상기 인식마크(12)를 다이본딩시 칩(13)의 외곽으로 누출되는 접착물(14; 에폭시)이 닿지 않는 외곽으로 위치되게 형성함을 특징으로 하는 P. C. B 스트립의 인식마크.The present invention relates to a recognition mark formed for accurate detection of a reference point for informing a manufacturing equipment of a location of a PC B strip when manufacturing a semiconductor package using a PC B strip, and in particular, using the PC B strip In order to improve the recognition to inform the manufacturing equipment of the location of the PC B strip when manufacturing the package, and to prevent the problem that the package is electrically shorted by the adhesive (epoxy) during use, causing the defect of the package. The cross-shaped recognition mark 12 having a predetermined size is formed at a predetermined edge portion between the lead portion 11 and the lead portion 11, which are uniformly formed on the surface of the PC B strip 10. In this case, the identification mark 12 is formed so that the adhesive 14 (epoxy) leaked to the outside of the chip 13 during die-bonding is located outside the touch. Mark Recognition of P. C. B strip.
Description
제1도는 종래 P. C. B 스트립의 인식마크 형성상태를 나타내는 평면도.1 is a plan view showing a state of forming a recognition mark of a conventional P. C. B strip.
제2도는 본 고안의 P. C. B 스트립의 인식마크 형성상태를 나타내는 평면도.Figure 2 is a plan view showing the recognition mark formation state of the P. C. B strip of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : P. C. b 스트립 11 : 리드부10. P. C. b strip 11: lead part
12 : 인식마크 13 : 칩12: recognition mark 13: chip
14 : 접착물(에폭시)14: adhesive (epoxy)
본 고안은 P. C. B 스트립을 사용하여 반도체 패키지를 제작시 제조장비에게 P. C. B 스트립의 위치를 알려 주기 위한 기준점의 정확한 감지를 위해 형성되어 있는 인식마크에 관한 것으로, 특히 상기 P. C. B 스트립을 사용하여 반도체 패키지를 제작시 제조장비에게P. C. B 스트립의 위치를 알려 주기 위한 인식도를 향상시키고 사용시 접착물(에폭시)에 의해 전기적으로 쇼트(Short)되어 패키지의 불량을 야기시키는 문제등을 해소하기 위하여 상기 P. C. B 스트립의 표면 사방으로 형성되어 있는 리드부와 리드부 사이의 모서리 부위에 소정의 크기를 갖는 십자형태의 인식마크를 다이본딩시 칩의 외곽으로 누출 되는 접착물이 닿지 않는 외곽부위로 수개 형성하여 제조장비가 P. C. B,스트립의 위치를 정확히 인식할 수있도록 하며, 또한 다이본딩시 접착물(에폭시)의 침투로 인한 전기적 쇼트(Short)를 미연에 방지 할 수 있도록 하는 P. C. B 스트립(Strip)의 인식마크에 관한 것이다.The present invention relates to a recognition mark formed for accurate detection of a reference point for informing a manufacturing equipment of a location of a PC B strip when manufacturing a semiconductor package using a PC B strip, and in particular, using the PC B strip When manufacturing a package, C. Formed on all sides of the PC B strip to improve the recognition to indicate the location of the B strip and to solve the problem of shortening the package electrically by use of an adhesive (epoxy) in use and causing a defect of the package. The manufacturing equipment is formed by forming a number of cross-shaped identification marks having a predetermined size on the edge portion between the lead portion and the lead portion at the outer portion where the adhesive leaked to the outside of the chip does not touch when die-bonding. The present invention relates to the identification mark of the PC B strip, which enables to accurately recognize the position of and to prevent the electrical short caused by the penetration of the adhesive (epoxy) during die bonding.
일반적으로P. C. B 스트립의 인식마크는 회로부품을 접속하는 전기배선을 회로 설계에 입각하여 배선도형으로 표현하고 이것을 도포에칭등의 기술에 의해 구리로 된 적충판 위에 동박의 배선도형으로 완성시켜 배선과 부품장착의 두기능을 동시에 겸비하고 있는 반도체 패키지의 기본 자재로 사용되는 P. C. B 스트립의 표면에 수개 형성되어 반도체 패키지의 제조공정시 반도체 제조장비에 상기 P.C. B 스트립의 표면에 수개 형성되어 반도체 패키지의 제조공정시 반도체 제조장비에 상기P. C. B 스트립의 위치를 인식하여 주기 위해 제작되는 것이다.Generally P. C. Recognition mark of B strip expresses electrical wiring connecting circuit components in wiring diagram based on circuit design and completes it with copper foil wiring diagram on copper red plate by technique such as coating etching. It is formed on the surface of the PC B strip which is used as the base material of the semiconductor package which has both functions of mounting at the same time. B is formed on the surface of the strip to the semiconductor manufacturing equipment during the manufacturing process of the semiconductor package. C. It is designed to recognize the position of B strip.
따라서, 이와 같이 반도체 제조장비에 P. C. B 스트립의 위치를 인식하여 주기 위해 제작된 종래의 P. C. B 스트립의 인시마크는 제1도에 도시된 바와 같이 P. C. B 스트립(1)의 표면에 사방으로 일정 형성되어 있는 리드부(2)와 리드부(2) 사이의 모서리 부위에 칩(3)이 설치되는 내측부위로 십자형태의 인식마크(4)를 일정형성하여 구성되어 있다.Accordingly, the mark of the conventional PC B strip manufactured to recognize the position of the PC B strip in the semiconductor manufacturing equipment as described above is uniformly formed in all directions on the surface of the PC B strip 1 as shown in FIG. A cross mark recognition mark 4 is formed on the inner side where the chip 3 is installed at the corner portion between the lead portion 2 and the lead portion 2, which is formed.
그러나, 이와 같이 구성되는 P. C. B 스트립의 인식마크는 P. C. B 스트립(1)의 표면에 형성되어 있는 리드부(2)와 리드부(2) 사이의 모서리 부위에 칩(3)이 설치되는 내측 부위로 십자형태의 인식마크(4)를 일정형성한 구조로 되어 있기 때문에 다이본딩시 칩(3)의 외곽으로 누출되는 접착물(5;에폭시)이 상기 인식마크(4)부위까지 침투하게 되므로 와이어본더공정에서 와이어본딩을 하기 위하여 기준점을 입력한 VLL(Video Lead Locater)기능을 이용할 경우, 정확한 위치설정이 혼란을 유발시키는 문제점과, 사용시 접착물의 침투에 의해 전기적으로 상호 쇼트(Short)를 유발시켜 패키지의 불량을 야기시켰다.However, the identification mark of the PC B strip configured as described above is an inner portion where the chip 3 is installed at the corner portion between the lead portion 2 and the lead portion 2 formed on the surface of the PC B strip 1. Since the cross-shaped recognition mark 4 is formed to have a predetermined structure, an adhesive 5 (epoxy) leaking to the outside of the chip 3 during die bonding penetrates to the recognition mark 4 area. In case of using VLL (Video Lead Locater) function to input the reference point for the wire bonding in the bonding process, the problem of accurate positioning causes confusion and the electrical short caused by the penetration of the adhesive during use. It caused the failure of the package.
이러한 문제점들은 결과적으로 반도체 제조장비가 다이본드 및 와이어본드와 같은 공정상에서 상기 P. C. B 스트립의 위치를 정확히 인식하지 못하게 하여 결국 와이어본딩과 같은 작업에서 많은 불량품들을 생산하게 되는 문제와 이로 인해 생산량을 저하시키게 되는 문제등이 야기되었고, 또한 완제품으로 생산된 패키지일 경우에도 대다수의 제품 사용시 전기적인 쇼트를 유발시키게 되는 결함이 있어 생산자는 물론 사용자 모두의 불이익을 초래하였으며, 또한 상호간의 신뢰성을 저해하는 문제가 있었다.These problems result in the semiconductor manufacturing equipment not being able to accurately recognize the location of the PC B strips in processes such as die bonds and wire bonds, resulting in the production of many defective products in operations such as wire bonding, resulting in lower production. In the case of the finished product, there is a defect that causes an electrical short when using the majority of the products, causing disadvantages for both the producer and the user, and also impairing mutual reliability. There was.
따라서, 본 고안은 상기와 같은 문제점을 감안하여 안출한 것으로서, 와이어본더와 같은 공정시 제조장비가 P. C. B 스트립의 위치를 신속하고도 정확하게 인식 할 수 있어 와이어본딩과 같은 작업에서의 불량품의 발생을 최소화 할 수 있도록 하며, 사용시 접착물의 침투에 의해 전기적으로 상호 쇼트를 유발시켜 패키지의 불량을 야기시켰던 문제점을 미연에 방지토록 할 수 있는P. C. b 스트립의 인식마크를 제공하는데 그 목적이 있다.Therefore, the present invention has been devised in view of the above problems, and the manufacturing equipment can recognize the position of the PC B strip quickly and accurately during the process such as wire bonder, thereby preventing the occurrence of defective products in operations such as wire bonding. P. It can minimize the problem and can prevent the problem that caused the defect of the package by electrically shorting by the penetration of adhesive during use. C. b The purpose of this is to provide an identification mark on the strip.
이러한 본 고안의 목적은, P. C. B 스트립의 표면 사방으로 일정형성되어 있는 리드부와 리드부사이의 모서리 내측 부위에 소정의 크기를 갖는 인식마크를 다이본딩시 칩의 외곽으로 누출되는 접착물의 외곽으로 수개 형성하여 달성될 수 있다.The object of the present invention is that the identification mark having a predetermined size in the inner portion of the edge between the lead portion and the lead portion which is uniformly formed on the surface of the PC B strip several times to the outside of the adhesive leaked to the outside of the chip during die bonding. Can be achieved by forming.
이하, 본 고안의 바람직한 실시예를 첨부도면에 의거하여 좀더 구체적으로 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention in more detail as follows.
본 고안은 제2도에 도시되는 바와 같이 P. C. B 스트립(10)의 표면 사방으로 일정형성되어 있는 리드부(11)와 리드부(11) 사이의 모서리 내측 일정부위에 소정의 크기를 갖는 십자형태의 인식마크(12)가 형성되어 있다.The present invention has a cross shape having a predetermined size at a predetermined portion inside the corner between the lead portion 11 and the lead portion 11, which is uniformly formed on the surface of the PC B strip 10 as shown in FIG. The recognition mark 12 of is formed.
한편, 상기 인식마크(12)는 다이본딩시 칩(13)의 외곽으로 누출되는 접착물(14 : 에폭시)이 닿지않는 외곽으로 위치되게 형성되어 있다.On the other hand, the recognition mark 12 is formed so that the adhesive 14 (epoxy) that leaks to the outside of the chip 13 during die bonding is located outside the contact.
이와 같이 구성되는 본 고안은 상기 인식마크(12)를 다이본딩시 칩(13)의 외곽으로 누출되는 접착물(14: 에폭시)이 닿지 않는 외곽으로 형성하여 주므로써 인식마크(12)에 접착물이(14)이 침투하게 되는 것을 미연에 방지할 수 있도록 한 것이다.The present invention configured as described above forms an adhesive on the recognition mark 12 by forming the recognition mark 12 in an outer portion which does not touch the adhesive 14 (epoxy) that leaks to the outside of the chip 13 during die bonding. It is to prevent the tooth 14 from penetrating in advance.
그러므로, 상기 P. C. b 스트립을 사용하여 반도체 패키지를 제조시 와이어본더와 같은 공정시 와이어본딩을 하기 위하여 기준점을 입력한 VLL기능을 이용할 경우, 접착물(14)이 인식마크(12) 표면을 덮으므로 인해 정확한 위치설정에 혼란을 유발시켰던 문제를 미연에 방지토록 하였으며, 또한 완제품으로 생산된 패키지일 경우에도 대다수의 제품이 사용시 접착물로 인해 발생되는 전기적 쇼트를 유발시키게 되는 결함을 미연에 방지할 수 있도록 하여, 양질의 제품을 신속하고도 정확한게 생산할 수 있도록 한 것이다.Therefore, when using the VLL function of inputting a reference point for wire bonding in a process such as a wire bonder when manufacturing a semiconductor package using the PC b strip, the adhesive 14 covers the surface of the recognition mark 12. This prevents problems that caused confusion in correct positioning, and also prevents defects that cause electrical shorts caused by adhesives when the majority of products are used, even if the package is produced as a finished product. In order to produce high quality products quickly and accurately.
따라서, 앞에서 설명한 바와 같이 본 고안은 P. C. b 스트립 표면에 형성되는 인식마크를 다이본딩시 칩의 외곽으로 누출되는 접착물(에폭시)이 닿지 않은 외곽으로 형성하여 주어 패키지를 제작시 제조장비와 상호 인식도를 향상시킬 수 있으며, 접착물로 인해 발생되었던 와제품의 전기적쇼트 현상등을 미연에 방지토록 하여 결과적으로 반도체 패키지의 품질과 생산성 및 신뢰성등을 향상시키도록 한 효과를 가지게 되는 것이다.Therefore, as described above, the present invention forms a recognition mark formed on the surface of the PC b strip as an outer portion of the chip that does not touch the adhesive (epoxy) that leaks to the outer portion of the chip during die bonding, and thus mutual recognition with the manufacturing equipment when manufacturing the package. It is possible to improve the quality of the semiconductor package and to improve the quality, productivity and reliability of the semiconductor package.
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| Application Number | Priority Date | Filing Date | Title |
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| KR2019950029420U KR200143923Y1 (en) | 1995-10-19 | 1995-10-19 | Mark of p.c.b(printed circuit board) strip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019950029420U KR200143923Y1 (en) | 1995-10-19 | 1995-10-19 | Mark of p.c.b(printed circuit board) strip |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970019783U KR970019783U (en) | 1997-05-26 |
| KR200143923Y1 true KR200143923Y1 (en) | 1999-06-15 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019950029420U KR200143923Y1 (en) | 1995-10-19 | 1995-10-19 | Mark of p.c.b(printed circuit board) strip |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200143923Y1 (en) |
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1995
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|---|---|
| KR970019783U (en) | 1997-05-26 |
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