KR20010111656A - Method for fabricating of flash memory device - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 33
- 238000002955 isolation Methods 0.000 claims abstract description 21
- 239000000463 material Substances 0.000 claims abstract description 19
- 238000000059 patterning Methods 0.000 claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 claims abstract description 16
- 230000005641 tunneling Effects 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims description 24
- 239000004065 semiconductor Substances 0.000 claims description 17
- 239000011810 insulating material Substances 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000005530 etching Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
본 발명은 플래시메모리의 단차 발생을 억제하여 공정 마진 확보 및 소자 동작 특성 향상에 유리하도록 한 플래시메모리 소자의 제조 방법에 관한 것으로, 반도체 기판의 소자격리 영역에 트렌치를 형성한 후 전면에 절연 물질층을 형성하고 평탄화하여 트랜치에 매립되는 소자 격리층을 형성하는 단계; 상기 소자 격리층에 의해 정의된 활성 영역상에 터널링 산화막을 형성하고 전면에 부유 게이트 형성용 물질층을 형성하는 단계; 상기 부유 게이트 형성용 물질층을 제 1 방향으로 라인 형태로 남도록 1차 패터닝한 후 전면에 유전막, 제어 게이트 형성용 물질층을 차례로 형성하는 단계; 상기 제어 게이트 형성용 물질층을 제 1 방향에 수직한 제 2 방향으로 라인 형태로 남도록 패터닝하여 제어 게이트를 형성하고 제어 게이트를 마스크로 상기 1차 패터닝된 부유 게이트 형성용 물질층을 2차 패터닝하여 부유 게이트를 형성하는 단계를 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, which is advantageous in securing a process margin and improving device operation characteristics by suppressing generation of steps in a flash memory. Forming and planarizing to form a device isolation layer embedded in the trench; Forming a tunneling oxide film on an active region defined by the device isolation layer and forming a material layer for forming a floating gate on a front surface thereof; First patterning the floating gate forming material layer to remain in a line shape in a first direction, and then sequentially forming a dielectric layer and a control gate forming material layer on a front surface thereof; Patterning the control gate forming material layer to remain in the form of a line in a second direction perpendicular to the first direction to form a control gate, and second patterning the first patterned floating gate forming material layer using a control gate as a mask Forming a floating gate.
Description
본 발명은 반도체 소자의 제조 공정에 관한 것으로, 특히 플래시메모리의 단차 발생을 억제하여 공정 마진 확보 및 소자 동작 특성 향상에 유리하도록 한 플래시메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing process of a semiconductor device, and more particularly, to a method of manufacturing a flash memory device, which is advantageous in securing process margins and improving device operation characteristics by suppressing generation of steps in a flash memory.
이하, 첨부된 도면을 참고하여 종래의 기술에 따른 플래시메모리 소자의 제조 방법을 설명하면 다음과 같다.Hereinafter, a method of manufacturing a flash memory device according to the related art will be described with reference to the accompanying drawings.
도 1a 내지 1e는 종래의 기술에 따른 플래시메모리 소자의 제조 방법을 나타낸 공정 단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a flash memory device according to the related art.
도 1a에서와 같이, 반도체 기판(1)상에 산화막, 질화막을 차례로 형성한다.As shown in FIG. 1A, an oxide film and a nitride film are sequentially formed on the semiconductor substrate 1.
이때, 상기 산화막의 두께는 130Å, 상기 질화막의 두께는 1400Å로 형성한다.In this case, the thickness of the oxide film is 130Å, the thickness of the nitride film is formed to 1400Å.
상기 질화막상에 포토레지스트를 도포한 후 노광 및 현상 공정을 통하여 상기 포토레지스트를 선택적으로 패터닝하여 활성영역 및 소자 격리영역을 정의한다.After the photoresist is applied on the nitride film, the photoresist is selectively patterned through an exposure and development process to define an active region and a device isolation region.
이어, 상기 패터닝된 포토레지스트 패턴(4)을 마스크로 상기 반도체 기판(1)의 소자 격리영역이 노출되도록 상기 질화막, 상기 산화막을 선택적으로 제거하여 질화막 패턴(3), 산화막 패턴(2)을 형성한다.Next, the nitride layer and the oxide layer are selectively removed to expose the device isolation region of the semiconductor substrate 1 using the patterned photoresist pattern 4 as a mask to form the nitride layer pattern 3 and the oxide layer pattern 2. do.
그리고 도 1b에서와 같이, 상기 포토레지스트 패턴(4)을 제거하고, LOCOS(LOCal Oxidation of Silicon)공정을 통해 반도체 기판(1)의 격리 영역에 필드 산화막(5)을 형성하고, 상기 질화막 패턴(3) 및 상기 산화막 패턴(2)을 제거한다.As shown in FIG. 1B, the photoresist pattern 4 is removed, a field oxide film 5 is formed in an isolation region of the semiconductor substrate 1 through a LOCOS (LOCal Oxidation of Silicon) process, and the nitride film pattern ( 3) and the oxide film pattern 2 are removed.
여기서, 상기 필드 산화막(5)은 5000Å의 두께로 형성한다.Here, the field oxide film 5 is formed to a thickness of 5000 kPa.
이때, 상기 필드 산화막(5)을 형성하기 위한 LOCOS 공정에서는 기판 하측 방향으로 45%정도의 성장이 이루어지고, 기판 표면의 상측 방향으로 55%정도의 성장이 이루어지기 때문에 필드 산화막(5)을 5000Å의 두께로 형성하게 되면 대략 2500Å정도의 단차가 발생한다.At this time, in the LOCOS process for forming the field oxide film 5, about 45% growth occurs in the lower direction of the substrate, and about 55% growth occurs in the upper direction of the substrate surface. If the thickness is formed to about 2500Å step occurs.
이어, 도 1c에서와 같이, 상기 반도체 기판(1)상의 활성영역상에 플래시메모리 소자의 데이터 리드/라이트 동작시에 사용하기 위한 터널링 산화막(6)을 형성한다.1C, a tunneling oxide film 6 for use in the data read / write operation of the flash memory device is formed on the active region on the semiconductor substrate 1.
그리고 상기 터널링 산화막(6)이 형성된 전면에 부유 게이트 형성용 물질인 폴리 실리콘층(7)을 형성한다.The polysilicon layer 7, which is a floating gate forming material, is formed on the entire surface where the tunneling oxide film 6 is formed.
이어, 도 1d에서와 같이, 포토리소그래피를 이용한 1차 패터닝 공정으로 부유 게이트를 형성하기 위한 폴리 실리콘 패턴층(7a)을 형성한다.Subsequently, as shown in FIG. 1D, a polysilicon pattern layer 7a for forming a floating gate is formed by a primary patterning process using photolithography.
그리고 도 1e에서와 같이, 상기 폴리 실리콘 패턴층(7a)이 형성된 전면에 유전막으로 ONO(Oxide-Nitride-Oxide)층(8), 제어 게이트 형성용 물질인 폴리 실리콘층(9)을 형성한다.As shown in FIG. 1E, an oxide-nitride-oxide (ONO) layer 8 and a polysilicon layer 9, which is a control gate forming material, are formed on the entire surface on which the polysilicon pattern layer 7a is formed.
이어, 상기 폴리 실리콘층(9)을 선택적으로 식각하여 제어 게이트를 형성한다.Subsequently, the polysilicon layer 9 is selectively etched to form a control gate.
그리고 도면에 도시되지 않았지만, 상기 제어 게이트를 형성하기 위한 패터닝시에 제어 게이트를 마스크로 하여 노출된 폴리 실리콘 패턴층(7a)의 2차 패터닝 공정이 동시에 진행된다.Although not shown in the drawings, the second patterning process of the polysilicon pattern layer 7a exposed using the control gate as a mask is simultaneously performed during patterning for forming the control gate.
상기 2차 패터닝 공정으로 각 단위셀의 부유 게이트(7b)가 형성된다.In the secondary patterning process, the floating gate 7b of each unit cell is formed.
이와 같은 공정으로 형성된 플래시메모리 소자는 필드 산화막(5)에 의해 격리되는 반도체 기판(1)의 활성 영역상에 부유 게이트-유전막-제어 게이트가 적층되는 구조를 갖는다.The flash memory device formed by such a process has a structure in which a floating gate-dielectric film-control gate is stacked on an active region of the semiconductor substrate 1 isolated by the field oxide film 5.
물론, 상기 제어 게이트의 양측 기판 표면내에는 불순물 이온 주입에 의한 소오스/드레인 영역이 형성된다.Of course, source / drain regions due to impurity ion implantation are formed in the surface of both substrates of the control gate.
그러나 이와 같은 종래의 플래시메모리 소자의 제조 방법에 있어서 다음과 같은 문제점이 있다.However, there are the following problems in the conventional method of manufacturing a flash memory device.
LOCOS 공정을 통해 필드산화막을 형성함으로서 단차가 크게 발생하여 후속 공정 진행시 공정 마진 축소 및 공정 진행의 어려움등의 문제를 발생시켜 수율을 저하시킨다.By forming a field oxide film through the LOCOS process, a large step occurs, resulting in problems such as a reduction in process margin and difficulty in process during the subsequent process, thereby lowering the yield.
또한, LOCOS 공정의 특징상 필드 산화막의 성장이 기판 상면으로도 이루어지기 때문에 기판내부로의 성장에는 한계가 있다.In addition, since the growth of the field oxide film is also performed on the upper surface of the substrate due to the characteristics of the LOCOS process, there is a limit to the growth inside the substrate.
이는 기판 내부의 격리 특성 저하로 이어져 셀간의 펀치 드로우 현상을 일으킬 수 있으므로 소자의 동작 특성을 저하시키는 원인이 된다.This can lead to a decrease in isolation characteristics inside the substrate, which can cause a punch draw phenomenon between cells, which causes a decrease in the operating characteristics of the device.
본 발명은 이와 같은 종래 기술의 플래시메모리 소자의 제조 방법의 문제를 해결하기 위한 것으로, 셀 간의 격리막을 소자 격리 영역에 트렌치를 형성하고 이를 절연 물질로 매립하는 PGI(Profiled Groove Isolation) 공정을 사용하여 단차를 줄이고, 격리 특성을 향상시킬 수 있도록 한 플래시메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.The present invention is to solve the problem of the conventional method of manufacturing a flash memory device, using a PGI (Profiled Groove Isolation) process to form a trench between the cells in the device isolation region and to fill it with an insulating material It is an object of the present invention to provide a method for manufacturing a flash memory device capable of reducing a step and improving isolation characteristics.
도 1a 내지 1e는 종래의 기술에 따른 플래시메모리 소자의 제조 방법을 나타낸 공정단면도1A to 1E are cross-sectional views illustrating a method of manufacturing a flash memory device according to the related art.
도 2a 내지 2e는 본 발명에 의한 플래시메모리 소자의 제조 방법을 나타낸 공정단면도2A through 2E are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention.
도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of drawings
21 : 반도체 기판 22 : 산화막 패턴21 semiconductor substrate 22 oxide film pattern
23 : 질화막 패턴 24 : 포토레지스트 패턴23 nitride film pattern 24 photoresist pattern
25 : PGI층 26 : 터널링 산화막25: PGI layer 26: tunneling oxide film
27 : 폴리 실리콘층 27a : 1차 패터닝된 부유 게이트27 polysilicon layer 27a primary patterned floating gate
27b : 2차 패터닝된 부유 게이트 28 : 유전막27b: secondary patterned floating gate 28: dielectric film
29 : 제어 게이트29: control gate
상기와 같은 목적을 달성하기 위한 본 발명에 의한 플래시메모리 소자의 제조 방법은 반도체 기판의 소자격리 영역에 트렌치를 형성 한후 전면에 절연 물질층을 형성하고 평탄화하여 트랜치에 매립되는 소자 격리층을 형성하는 단계; 상기 소자 격리층에 의해 정의된 활성 영역상에 터널링 산화막을 형성하고 전면에 부유 게이트 형성용 물질층을 형성하는 단계; 상기 부유 게이트 형성용 물질층을 제 1 방향으로 라인 형태로 남도록 1차 패터닝한 후 전면에 유전막, 제어 게이트 형성용 물질층을 차례로 형성하는 단계; 상기 제어 게이트 형성용 물질층을 제 1 방향에 수직한 제 2 방향으로 라인 형태로 남도록 패터닝하여 제어 게이트를 형성하고 제어 게이트를 마스크로 상기 1차 패터닝된 부유 게이트 형성용 물질층을 2차 패터닝하여 부유 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.A method of manufacturing a flash memory device according to the present invention for achieving the above object is to form a trench in the device isolation region of the semiconductor substrate and then to form an insulating material layer on the front surface and to planarize to form a device isolation layer embedded in the trench step; Forming a tunneling oxide film on an active region defined by the device isolation layer and forming a material layer for forming a floating gate on a front surface thereof; First patterning the floating gate forming material layer to remain in a line shape in a first direction, and then sequentially forming a dielectric layer and a control gate forming material layer on a front surface thereof; Patterning the control gate forming material layer to remain in the form of a line in a second direction perpendicular to the first direction to form a control gate, and second patterning the first patterned floating gate forming material layer using a control gate as a mask And forming a floating gate.
이하, 첨부된 도면을 참고하여 본 발명에 의한 플래시메모리 소자의 제조 방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a flash memory device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 2e는 본 발명에 의한 플래시메모리 소자의 제조 방법을 나타낸 공정단면도이다.2A to 2E are cross-sectional views illustrating a method of manufacturing a flash memory device according to the present invention.
도 2a에서와 같이, 반도체 기판(21)상에 산화막, 질화막을 차례로 형성한다.As shown in FIG. 2A, an oxide film and a nitride film are sequentially formed on the semiconductor substrate 21.
이때, 상기 산화막의 두께는 130Å, 상기 질화막의 두께는 1400Å로 형성한다.In this case, the thickness of the oxide film is 130Å, the thickness of the nitride film is formed to 1400Å.
이어, 상기 질화막상에 포토레지스트를 도포한 후 노광 및 현상 공정을 통하여 상기 포토레지스트를 선택적으로 패터닝하여 활성영역 및 격리영역을 정의한다.Subsequently, after the photoresist is applied onto the nitride film, the photoresist is selectively patterned through an exposure and development process to define an active region and an isolation region.
이어, 포토레지스트 패턴층(24)을 마스크로 하여 상기 질화막, 산화막을 선택적으로 제거하여 활성 영역상에만 남도록 질화막 패턴(23), 산화막 패턴(22)을 형성한다.Next, the nitride film and the oxide film are selectively removed using the photoresist pattern layer 24 as a mask to form the nitride film pattern 23 and the oxide film pattern 22 so as to remain only on the active region.
도 2b에서와 같이, 상기 질화막 패턴(23)을 마스크로 반도체 기판(21)을 일정 깊이 식각하여 트랜치를 형성한다.As shown in FIG. 2B, the trench is formed by etching the semiconductor substrate 21 by a predetermined depth using the nitride film pattern 23 as a mask.
이때, 상기 트랜치의 깊이는 3200Å ~ 3400Å의 깊이로 형성한다.At this time, the depth of the trench is formed to a depth of 3200Å ~ 3400Å.
그리고 상기 트랜치를 포함한 전면에 절연물질인 HDP(High Density Plasma)절연막을 형성한 후 CMP(Chemical Mechanical Polishing)공정으로 평탄화하여 반도체 기판(21)의 격리 영역에 PGI층(25)을 형성한다.In addition, a high density plasma (HDP) insulating film, which is an insulating material, is formed on the entire surface including the trench and then planarized by a chemical mechanical polishing (CMP) process to form a PGI layer 25 in an isolation region of the semiconductor substrate 21.
여기서, 상기 트랜치 내부의 표면에 먼저 희생 산화막 및 표면 산화막(도시되지 않음)을 얇게 증착하여 이후에 형성할 상기 HDP 절연막의 접착성을 향상시킨다.Here, the sacrificial oxide film and the surface oxide film (not shown) are first thinly deposited on the surface of the trench to improve the adhesion of the HDP insulating film to be formed later.
그리고 PGI층(25)은 상면 높이가 반도체 기판(21)의 표면 높이와 동일하다.The top surface of the PGI layer 25 is equal to the surface height of the semiconductor substrate 21.
이어, 도 2c에서와 같이, 상기 반도체 기판(21)상의 활성영역상에 터널링 산화막(26)을 형성한다.Next, as shown in FIG. 2C, a tunneling oxide layer 26 is formed on the active region on the semiconductor substrate 21.
그리고 상기 터널링 산화막(26)이 형성된 전면에 부유 게이트 형성용 물질인 폴리 실리콘층(27)을 형성한다.The polysilicon layer 27, which is a floating gate forming material, is formed on the entire surface of the tunneling oxide layer 26.
이어, 도 2d에 도시한 바와 같이, 포토리소그래피를 이용한 1차 패터닝 공정으로 상기 폴리 실리콘층(27)을 선택적으로 식각하여 제 1 방향으로 라인 형태를 갖는 1차 패터닝된 부유 게이트(27a)를 형성한다.Subsequently, as shown in FIG. 2D, the polysilicon layer 27 is selectively etched by a primary patterning process using photolithography to form a primary patterned floating gate 27a having a line shape in a first direction. do.
이때, 소자 격리층의 평탄도가 충분히 확보되어 있으므로 상기 폴리 실리콘층(27)의 식각 공정에서 단차 때문에 발생하는 오버 에치 또는 부정확한 패터닝 문제를 발생하지 않는다.In this case, since the flatness of the device isolation layer is sufficiently secured, there is no problem of over-etching or incorrect patterning caused by a step in the etching process of the polysilicon layer 27.
그리고 도 2e에서와 같이, 상기 1차 패터닝된 부유 게이트(27a)가 형성된 전면에 ONO(Oxide-Nitride-Oxide)구조의 유전막(28), 제어 게이트형성용 물질인 폴리 실리콘층을 형성한다.As shown in FIG. 2E, a dielectric film 28 having an oxide-nitride-oxide (ONO) structure and a polysilicon layer, which is a control gate forming material, are formed on the entire surface of the first patterned floating gate 27a.
이어, 상기 폴리 실리콘층을 선택적으로 식각하여 제 1 방향에 수직한 제 2 방향으로 라인 형태를 갖는 제어 게이트(29)를 형성한다.Subsequently, the polysilicon layer is selectively etched to form a control gate 29 having a line shape in a second direction perpendicular to the first direction.
그리고 도면에 도시되지 않았지만, 상기 제어 게이트를 형성하기 위한 패터닝시에 제어 게이트를 마스크로 하여 노출된 1차 패터닝된 부유 게이트(27a)의 2차 패터닝 공정이 동시에 진행된다.Although not shown in the drawings, the second patterning process of the primary patterned floating gate 27a exposed using the control gate as a mask is simultaneously performed during patterning for forming the control gate.
상기 2차 패터닝 공정으로 각 단위셀의 부유 게이트(27b)가 형성된다.The floating gate 27b of each unit cell is formed by the secondary patterning process.
이와 같은 공정으로 형성된 플래시메모리 소자는 PGI층(25)에 의해 격리되는 반도체 기판(21)의 활성 영역상에 부유 게이트-유전막-제어 게이트가 적층되는 구조를 갖는다.The flash memory device formed by such a process has a structure in which a floating gate-dielectric film-control gate is stacked on an active region of the semiconductor substrate 21 isolated by the PGI layer 25.
여기서, 평탄도가 충분히 확보된 PGI층(25)을 사용하여 소자 격리를 이루므로 각 영역의 단차 발생은 최대한 억제된다.Here, since device isolation is achieved using the PGI layer 25 having sufficient flatness, generation of steps in each region is suppressed as much as possible.
단차 크기는 0 ~ 200Å정도이다.The step size is about 0 ~ 200Å.
물론, 상기 제어 게이트의 양측 기판 표면내에는 불순물 이온 주입에 의한 소오스/드레인 영역이 형성된다.Of course, source / drain regions due to impurity ion implantation are formed in the surface of both substrates of the control gate.
이와 같은 본 발명에 의한 플래시메모리 소자의 제조 방법은 다음과 같은 효과가 있다.Such a method of manufacturing a flash memory device according to the present invention has the following effects.
첫째, 기판에 트렌치를 형성한후 절연 물질을 채우는 PGI 공정으로 소자 격리층을 형성하므로 격리막의 형성 깊이가 깊어 반도체 기판 내부에서의 누설 및 펀치스루 현상을 방지할 수 있다.First, since the device isolation layer is formed by forming a trench in the substrate and then filling the insulating material with the PGI process, the formation depth of the isolation layer is deep, thereby preventing leakage and punch-through in the semiconductor substrate.
둘째, 종래의 LOCOS 공정에서는 격리막의 단차가 2500Å에 달하는 반면 PGI 공정으로 형성된 격리막은 높이 단차가 0∼200Å에 불과하여 후속되는 공정 마진 및 공정의 용이성을 충분히 확보하는 효과가 있다.Second, in the conventional LOCOS process, the step difference of the separator reaches 2500 mW, while the separator formed by the PGI process has a height step of only 0 to 200 mW, thereby ensuring sufficient process margin and ease of process.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000032208A KR20010111656A (en) | 2000-06-12 | 2000-06-12 | Method for fabricating of flash memory device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000032208A KR20010111656A (en) | 2000-06-12 | 2000-06-12 | Method for fabricating of flash memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010111656A true KR20010111656A (en) | 2001-12-20 |
Family
ID=45931611
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000032208A KR20010111656A (en) | 2000-06-12 | 2000-06-12 | Method for fabricating of flash memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010111656A (en) |
-
2000
- 2000-06-12 KR KR1020000032208A patent/KR20010111656A/en not_active Application Discontinuation
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