KR20010104310A - 단일칩 집적회로 모듈 - Google Patents

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KR20010104310A
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알렉산드르 이바노비치 타란
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알렉산드르 이바노비치 타란
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Abstract

본 발명은 마이크로전자공학 디바이스의 소자 베이스에 관한 것으로, 좀 더 상세하게는 마이크로전자공학 디바이스의 가장 중요한 소자들중 하나인, 즉 패키지된 IC 칩(단일칩 IC 모듈)에 관한 것이다. 본 발명은 다양한 목적을 위한 전자장비의 디자인과 제조에 폭넓게 사용될 수 있다. 본 발명의 단일칩 IC 모듈은 평탄한 플레이트 형상의 베이스를 포함한다. 그 베이스의 외주연은 출력 접촉플러그가 고정된 소정의 좌표시스템에 정렬된 홀들을 포함한다. 상기 베이스위에는 하나의 프레임이 고정된다. 상기 프레임은 메탈라이즈 홀들을 상기 프레임 표면상의 전기전도성 트랙에 연결하는 전기전도성 트랙들 뿐만 아니라 IC 칩을 포함한다. 프레임과 IC 칩은 IC 칩을 위해 그 중심부에 하나의 만곡부를 형성하는 플레이트 형상의 커버에 의해 밀폐된다. 반면에, 베이스의 홀의 좌표시스템과 일치하는 하나의 좌표시스템에서 커버 플레이트의 외주연에는 홀들이 형성된다. 접촉 플러그들은 상기 홀에 삽입되는 반면에, 커버와 베이스는 함께 IC 칩을 위한 밀폐공간을 형성하고 이에 의해 외부환경으로부터 IC 칩이 보호된다.

Description

단일칩 집적회로 모듈{Single-chip integrated circuit module}
외부환경으로부터 현대의 IC 칩들을 가장 효과적으로 보호하는 것은 제조, 시험 및 운용단계에 있어서 전자장비의 품질 및 신뢰성면에서 가장 중요한 문제이다. 이러한 문제는 대개 플라스틱 재질의 단일체 패키지 또는 칩용 캐비티가 형성된 다양한 재질의 패키지중 어느 하나의 형태로 제조된 특수한 캡슐내에 IC 칩을 개별적으로 포장함으로써 해결된다. 그렇게 하는데 있어서, 칩 접촉패드는 패키지내에 설치된 출력단자와 전기적으로 연결되며, 이에 의해 회로판상에 IC 장착공정이 수행된다. 따라서, 칩의 보호에 부가적으로, 출력단자를 갖는 패키지는 IC 칩을 상기 장비의 단일화된 전기회로로 집적시키기 위한 결합소자의 역할을 한다.
보호기능과 장착기능에 부가적으로, IC 칩이 전자장비의 일부로서 동작할때 현저한 열출력을 방출하기 때문에, 패키지는 열분산소자의 기능을 수행하여야 한다. 더구나, 다수단자 IC 칩의 경우 50MHz 이상의 클록 주파수에서 기생 임피던스의 문제가 실제적으로 된다. 즉, 패키지 소자들과 토폴로지 회로판 소자들은, IC칩 접촉패드에 연결되기 때문에 효과적인 계정 및 보상에도 굴복하지 않고 단일화된 장비 어셈블리의 일부인 칩들 사이의 시그날 교환선과 고주파수에서 신호 대 잡음비를 감소시키는 그들 자신의 개별적이고 공통적인 정전용량과 인덕턴스를 가진다.
집적도 및 IC 칩 사이즈의 증가, 클록 주파수의 증가, 열출력 및 접촉패드수의 증가는 장비내에서 집적화를 위해 IC 칩을 패키징하기 위한 수단으로서 패키지특성에 대한 필요조건을 강화시킨다. 현재, IC 집적도가 천만 또는 그 이상개수의 트랜지스터에 이르게 되면, 클록 주파수는 1GHz 근방까지 근접하게 되고, 칩 사이즈는 1cm2이상이 되며, 열 출력은 수십 W가 되고, 접촉부의 수는 400을 초과하며, IC 칩의 패키지 소자의 중요성은 IC 칩의 운용에 있어서 지배적인 인자가 되고, 그 개발 및 제조과정동안 패키지내에 설치된 IC 칩의 초기특성 보존도는 단일칩 모듈 구조의 정교함에 의존한다.
단일칩 IC 모듈의 캡슐(패키지) 구조는 주요 초기 칩 파라미터들을 어느 정도로 감소시킨다. 예를들면, Socket 7 표준 패키지내의 Pentium 266 MMX급 IC 칩의 초기 칩특성의 예상 감소치는 다음과 같이 기재될 수 있다:
- 주파수 특성은 4배(즉, 칩의 클록 주파수는 266MHz이고, 회로판위의 패키지 외부의 최대 클록 주파수는 66MHz이다);
- 치수 특성은 50배(즉, 칩의 면적은 약 1cm2이고, 회로판위의 Socket 7 표준세라믹 패키지내에서 단일칩 모듈이 차지하는 면적은 50배 크다);
- 중량특성은 100배(즉, 칩의 중량은 0.5g이고, Socket 7 표준 패키지에 기초한 단일칩 모듈의 중량은 50g이다);
- 가격 특성은 10배(즉, 칩의 제조예상가는 20$이고, Socket 7 세라믹 패키지내에 포장된 IC의 판매가는 200$이며, 패키징작업으로 인해 약화되는 칩특성의 모든 결과를 고려하면 예상 가격계수는 100배 이상까지 도달할 수 있다).
최근, 큰 집적도를 갖는 복합칩의 가장 폭넓은 운용은 패키지 표면상의 볼형상의 출력단자 시스템을 갖는 BGA(Ball Grid Array) 표준내 또는 핀형상의 출력단자 시스템을 갖는 PGA(Pin Grid Array) 표준내의 써멧 패키지에 의해 얻어진다. 그렇게 함으로써, 출력단자의 수는 400개 이상까지 도달할 수 있다.
BGA 패키지들은 볼 단자들을 회로판위의 대응 접촉패드 어레이에 솔더링함에 으로써 회로판위에 장착된다.
PCG 패키지들은 힘이 0인 소켓을 이용하여 회로판위에 장착되는데, 그 이유는 많은 수의 단자에서 공통소켓내 많은 수의 단자들을 밀고 당기기 위한 힘은 PGA 패키지의 소자들과 소켓 그 자체를 파괴하는 힘에 필적하기 때문이다.
PGA 패키지를 이용하여 제조된 단일칩 IC 모듈이 공지되어 있다. 상기 단일칩 IC 모듈은 IC 칩을 배치하기 위해 플레이트의 중심에 사각형의 중공을 갖는 사각 플레이트 형상의 세라믹 재질의 헤더를 구비한다. 상기 중공 바닥의 칩 부착위치에는 메탈라이징되어 있다. 상기 IC 모듈은 또한 소정의 좌표격자내에서 여러 열로서 사각형 중공의 측면으로부터 헤더 외주연 둘레에 배치된 핀 형상의 출력단자를 구비한다. 상기 모듈은 또한 사각형 중공의 엣지 외주연 둘레로 균일하게 배치되어 도전체들을 웰딩하기 위한 접촉패드를 갖는 크로스아암을 구비하는데, 여기서 상기 도전체의 일단부는 중공의 바닥에 고정된 IC 칩의 접촉패드에 웰딩되고 그 타단부는 크로스아암의 접촉패드에 웰딩된다. 상기 IC 모듈은 또한 크로스아암의 접촉패드와 핀형상의 출력단자를 연결하는 도전체 시스템을 구비하는데, 여기서 상기 도전체 시스템은 헤더의 제조공정동안 형성되고 헤더내에 배치된 다층 회로구조 형태로 제조된다. 상기와 같은 구조의 도전체들은 스크린 인쇄방법을 이용하여 도전성 페이스트에 의해 제조된다. 상기 모듈은 또한 솔더링 공정후 헤더와 함께, 칩과 크로스아암의 접촉패드에 웰딩된 와이어 도전체들을 갖는 크로스 아암과 칩을 외부환경으로부터 보호하기 위한 밀폐공간을 형성하는 커버를 구비한다. 많은 수의 단자들에서, 중공의 엣지부는 크로스아암의 접촉패드들이 배치되는 여러개의 벤치/플로어로서 형성된다.
실질적으로, 헤더는 하나의 IC 칩을 위한 세라믹 다층판이며, 칩 접촉패드들은 크로스아암 접촉패드와의 와이어 연결을 통하여 헤더에 설치된 핀 타입의 출력단자들에 연결된다(E.N.Panov, <<Peculiarities of assembling the application-specific high-integration IC's on base array master chips>>, Moscow, <<High School>> Publishing House, 1990, pp.37-38, fig.15a,b - in Russian).
이러한 구조의 단일칩 모듈은 진공밀폐를 포함하여 칩이 장착된 내부 밀폐공간을 외부환경으로부터 양호하게 보호할 수 있으며, 또한 만족할만한 열기계적 특성(승온과 열순환에 대한 저항성, 높은 기계적 강도)과 세라믹의 영전도도를 가지며, 이에 의해 높은 열방출과 함께 많은 수의 칩들을 패키징하는 것이 가능하다.
상기 지적된 장점의 경우, 그러한 구조의 패키지들을 이용하는 공정에서, 다음의 단점들을 발생시킨다: 상대적으로 큰 중량과 치수; 증가된 열팽창계수, 이는 큰 패키지 치수에서는 패키지와 회로판의 소자들의 열기계적 파라미터를 맞추기가 어렵다; 패키지의 제조시와 칩을 장착하고 크로스아암위에 접촉패드를 웨딩하는 단계에서 많은 인력이 소요되고 작업이 복잡해짐; 장착단계에서 결함을 일으키는 웰딩공정을 이용, 이는 조립작업시 조립수율을 떨어뜨리며 운용상의 신뢰성을 떨어뜨리게 되어, 그 결과 투여인력을 증가시키며 IC 모듈 대부분의 제조단가를 상승시킨다.
더구나, 다수단자 칩의 비그룹 웰딩공정을 이용하게 되면 조립시간을 증가시키며 조립기계의 오동작 가능성을 증가시키게 되는데, 이는 조립생산성과 조립수율에 부정적인 영향을 미치며, 결과적으로 단일칩 모듈의 제조단가를 증가시키는 결과를 초래한다.
더구나, 그러한 패키지 구조는 도전체 시스템을 배선하는 패키지 내부의 다층 회로구조를 복잡하게 만들며 도전체 하나와 다른 하나를 배선하는 것을 제어할 수 없게 만들며, 이에 의해 칩의 접촉패드로부터 출력단자로 시그날을 전송하는데 있어서 신호 대 잡음비에 많은 제약을 일으킨다. 결과적으로, 그러한 패키지의 주파수 특성은 회로판위에 장착된 칩들이 그 개발 및 제조단계동안 계획한 주파수와, 칩상에서의 허용가능한 분산전력과 열부하에서는 상호작용할 수 없도록 만든다.
현재, 볼(Ball Grid Array) 형상의 단자 어레이와 같은 출력단자들을 갖는 패키지 구조가 점점 더 폭넓게 사용되고 있다. 다수단자 IC 칩의 경우, 인쇄회로기판의 표면상에 배치된 대응 접촉패드위에 장착된 단일칩 IC 모듈 패키지의 볼타입 출력단자는 원칙적으로 패키지당 1000개까지의 출력단자를 갖는 모듈을 위한 단자문제를 해결할 수 있다.
기술적인 특성과 사용시 얻어진 결과를 기초로 볼때, 본 발명에 가장 근접한 것은 그 중심부에 IC 칩이 배치된 사각형 플레이트 형상의 세라믹재질 헤더를 포함하는 패키지를 기초로 한 단일칩 IC 모듈로서, 이는 칩의 외주연 둘레에 형성된 절연체로 이루어진 측벽에 의해 패키지 내부의 와이어링 도전체 시스템의 필름 캐리어와 크로스 아암과 분리되며, 일단부가 칩 접촉패드에 웰딩되고 타단부가 크로스아암의 대응 접촉부들에 웰딩된 와이어 커플러를 지지하는 작용을 한다. 크로스아암의 접촉패드를 패키지의 출력단자에 연결하는 도전체 시스템은 일층으로 구성된다. 캐리어의 외주연에서, 도전체들은 구형상을 갖는 출력단자에 연결되고 소정의 좌표격자내에서 여러개의 열로서 캐리어 표면상에 배치된다. 칩과 크로스아암은 위에서 볼때 사각형상인 측벽에 의해 출력단자로부터 분리된다. 그 측벽은 커버의 진공밀착을 위한 것으로, 칩과, 크로스아암과, 웰딩된 와이어소자들을 외부환경으로부터 보호될 수 있게 한다(Texas Instruments Incorporated, Product Bulletin TMS320 C8x DSRs, Printed in USA by Regal Printing, Dallas, Texas, 1996).
패키지의 그러한 작용은 패키지내부 와이어링의 주파수 특성과 전기역학특성을 양호하게 해주는데, 그 이유는 모든 도전체들이 하나의 층에 배치되고, 우수한 열전기적 특성(승온 및 열순환에 대한 내성), 세라믹 소자의 우수한 열전도성, 많은 수의 접촉패드와 높은 열방출을 갖는 많은 수의 IC 칩을 패키징할 수 있는 가능성을 가지기 때문이다.
동시에, 상기 패키지의 이러한 구조는 상대적으로 큰 중량 및 사이즈와 증가된 열팽창계수(이는 패키지와 회로판을 열적-기계적으로 맞추는데 문제가 있다), 칩의 장착공정과, 와이어 소자들의 웰딩공정과, 결함을 생성시키는 비그룹성 공정 및 저생산성의 웰딩공정의 운용을 포함한 패키지 제조단계 및 이들의 마무리 조립단계에서 매우 복잡하고 많은 수의 인력을 필요로 함(이는 조립단계에서 조립부품의 수율과 운용시 신뢰성을 현저히 떨어뜨린다) 등의 문제점을 가진다.
모든 열거된 단점들은 복잡한 다수단자 IC 모듈의 경우 모듈의 가격을 현격히 증가시키는 결과를 초래한다. 더구나, <<flip-chip>> 기술에 의해 회로판의 대응 접촉패드에 부착된 많은 수의 볼 단자들은 회로판위에 장착하는 공정과 모듈의 결과를 검사하는데 있어서, 그리고 <<flip-chip>> 기술에 의한 커플링의 품질과 신뢰성을 보장하는데 있어서 많은 곤란성을 일으킨다.
본 발명은 마이크로전자공학 장비의 가장 중요한 부품중 하나의 개발 및 제조에 관한 것으로, 보다 상세하게는 패키지 IC(Integrated Circuit) 형태로 제조된 단일칩 IC 모듈에 관한 것이다.
도 1은 IC 칩을 배치하기 위한 공동을 갖는 커버가 부착된 단일칩 모듈을 나타낸 도면;
도 2는 프레임과 평판형 커버로 구성된 커버가 부착된 단일칩 모듈을 나타낸 도면;
도 3은 출력단자 핀용 메탈라이즈 비아가 원뿔대 형상을 이루고 있는, 출력 어셈블리 소자의 구조 및 상호작용을 묘사한 단일칩 모듈의 일부분을 나타낸 도면;
도 4는 출력단자 핀이 원통 형상을 이루는 점을 제외하고는 도 3과 동일한도면;
도 5는 커버가 IC 칩의 배면에 밀착되고, 프레임이 <<그라운드>> 메탈라이즈 표면과 <<서플라이>> 메탈라이즈 표면을 가지며, 출력단자 핀의 상단 이음부가 핀타입 단자와 상호작용하기 위한 축방향 홀들을 가지는 단일칩 모듈을 나타낸 도면.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 동일한 목적의 공지된 기술적 해결책에 고유한 상술한 단점들을 갖지 않는 단일칩 IC 모듈을 제공하는 것이다. 이러한 모듈구조의 해결책들은 그러한 모듈들의 개발, 제조, 조립 및 운용단계에서의 기술적 및 경제적 문제들을 제거해 주며, 또한 클록주파수, 출력단자의 수 및 방출된 열의 제거와 같이 공지의 해결책에서 중요한 기술적 특성의 제약을 또한 제거해 준다.
상기 지적된 기술적 결과는 다음의 사실로 인해 달성될 수 있다:
제안된 단일칩 IC 모듈에서, 독창적인 구조의 접촉 어셈블리를 사용한다. 이는 많은 수의 출력단자에서 모듈 소자들 사이에서 재생가능하고 신뢰성있는 전기적인 연결을 보장해 준다;
패키지내 와이어링 도전체 시스템을 위한 독창적인 해결책, 이는 크로스아암 형태의 중간 접촉부를 배제시킨다;
모듈 패키지의 독창적인 디자인과, IC 칩과 다른 모듈소자들을 패키지내에 배치하기 위한 독창적인 방법을 채용.
상기 설정된 문제점은 하기와 같이 기술적 결과를 달성함과 동시에 해결된다:
IC 칩이 배치되고 접촉패드를 갖는 헤더와; 접촉 어셈블리의 소자들을 이용하여 IC 칩 접촉패드를 소정의 좌표격자내에서 헤더 외주연 둘레에 배치된 출력단자에 연결하는 도전체 시스템과; 칩을 외부환경으로 부터 보호하기 위해 헤더와 함께 칩을 위한 밀폐공간을 형성하는 커버를 포함하는 단일칩 IC 모듈에 있어서, 본 발명에 따르면, 상기 헤더는 평탄한 플레이트 형상을 이루며 그 위에 IC 칩이 고정된 캐리어가 배치된다. 상기 도전체 시스템은 캐리어 표면상에서 도전성 경로 형태로 형성되고 캐리어에 형성된 메탈라이즈 비아들에 연결된다. 상기 메탈라이즈 비아들의 일부는 IC 칩 접촉패드와 함께, IC 칩 접촉패드를 캐리어 표면상의 도전성 경로에 연결하는 접촉 어셈블리를 형성한다. 다른 메탈라이즈 비아들은 캐리어의 메탈라이즈 비아들의 갭에 형성된 핀 형태의 출력단자와 함께, 출력단자들을 캐리어 표면상의 도전성 경로에 연결하는 접촉 어셈블리를 형성한다. 접촉 어셈블리 소자들은 전기전도성 바인더를 이용하여 서로서로에 연결된다. 상기 커버는 그 외주연 둘레로 비아들과 IC 칩을 위한 중공을 갖는 하나의 플레이트 형태로 형성되며, 상기 중공을 통하여 출력단자 핀들이 지나가고, 상기 커버는 헤더와 함께 외부환경으로부터 IC 칩을 보호하기 위한 밀폐용적을 형성한다;
또한, 상기 IC 칩 접촉패드를 캐리어 표면상의 도전성 경로에 연결하는 접촉 어셈블리용 캐리어의 메탈라이즈 비아들은 원뿔대 또는 원통 형상을 이루며, IC 칩 접촉패드를 향해 있는 하단 베이스들은 접촉패드와 함께 전기전도성 바인더로 채워진 접합부를 형성하며, 그 상단 베이스들은 도전성 경로에 연결된 그들의 외주연을 따라 메탈라이즈 링을 구비한다;
또한, 도전성 경로들을 출력단자 핀에 연결하는 접촉 어셈블리용 캐리어의 메탈라이즈 비아들은 상단 및 바닥 이음부(butts)를 따라 메탈라이즈 링을 구비한 원뿔대 또는 원통 형상으로 형성되고, 상단 이음부는 그 외주연 둘레의 메탈라이즈 링에 의해 도전성 경로에 연결되며, 출력단자 핀들은 전기전도성 바인더가 채워진 갭을 갖는 메탈라이즈 비아들에 배치된다;
또한, 단일칩 모듈은 캐리어와 커버 사이에 배치되고 헤더내의 비아들의 좌표격자와 일치하는 좌표격자내에서 칩과 비아들을 위한 창을 구비한 절연체 재질의 프레임을 포함하며, 상기 창을 통해 출력단자 핀들이 지나가며, 상기 커버는 평탄한 플레이트 형태로 형성되고 상기 헤더와, 캐리어와, 프레임과, 커버는 서로 밀착결합되어 고정된다;
또한, 서로서로 절연된 도전성 코팅들은 프레임의 상단면과 바닥면위에 형성되고, 출력단자 핀을 위한 비아들은 메탈라이징되고 메탈라이즈 링들을 구비한다. 상기 메탈라이즈 비아들의 제 1 그룹은 프레임의 상단면 및 바닥면위의 도전성 코팅과 절연된다. 메탈라이즈 비아들의 제 2 그룹은 프레임의 상단면위의 도전성 코팅과 절연되며 프레임의 바닥면위의 도전성 코팅과는 전기적으로 연결된다. 메탈라이즈 비아들의 제 3 그룹은 프레임의 바닥면위의 도전성 코팅과는 절연되고 프레임 상단면위의 도전성 코팅과는 전기적으로 연결된다. 프레임 상단면과 바닥면위의 도전성 코팅들은 서플라이 버스 또는 그라운드 버스로서 운용된다;
또한, 헤더와 커버는 전기전도성 물질로 제조되며, 그들 표면과 여기에 형성된 비아들은 절연체로 코팅된다;
또한, 도전성 코팅들이 절연체 재질의 헤더와 커버의 표면상에 형성되며, 헤더와 커버에 형성된 출력단자 핀들을 위한 비아들은 메탈라이징되어 헤더와 커버 표면상의 도전성 코팅들과는 절연된다;
또한, 출력단자 핀들의 하나의 그룹은 헤더의 도전성 물질과 전기적으로 연결되며, 출력단자 핀들의 다른 하나의 그룹은 커버의 도전성 물질과 전기적으로 연결되며, 출력단자 핀들의 세번째 그룹은 헤더와 커버와 절연된다;
또한, 상기 헤더는 그라운드 버스로 운용되고 대응 출력단자 핀들과 IC 칩 접촉패드에 전기적으로 연결되며, 상기 커버는 이와는 반대로 서플라이 버스로 운용되고 대응 출력단자 핀들과 IC 칩 접촉패드에 전기적으로 연결된다;
또한, 상기 헤더와 커버는 외부 전자기장 및 전자기 방출로부터 IC 칩을 보호하고 또한 IC 칩의 전자기장 및 전자기 방출의 영향으로부터 외부부품을 보호하기 위한 실드로서 사용된다;
또한, 상기 커버는 IC 칩의 배면에 밀착 결합된다;
또한, 상기 캐리어는 폴리이미드 필름 재질의 베이스위에 다층 캐리어로 형성된다;
또한, 회로판과 상호작용하는 단자 단부의 반대편에 위치한 출력단자의 단부에는 홀들이 형성되고, 그 홀들의 깊이와 직경은 핀 형태의 대응 단자들과 일치되도록 한다;
또한, 열전도될 수 있는 절연체 재질의 휠러가 IC 칩용 밀폐용적 공간내에 배치된다;
또한, 상기 출력단자 핀의 자유단은 구형으로 이루어져 있으며, 패키지 커버로부터 소정의 거리만큼 떨어져 배치되고, 그 표면이 땜질에 의해 주석도금되어 있다.
단일칩 모듈(도 1)은 헤더(11)를 포함하는데, 여기서 핀 타입으로 이루어진 출력단자(2)는 소정의 좌표격자내에서 헤더의 외주연 둘레에 배치된 비아(20)들에 고정되어 있다. 예를들면 폴리이미드 필름과 같이 절연체 재질로 아루어진 캐리어(3)는 예를들면 점착성 화합물(8)에 의해 출력 단자(2)의 핀들의 측면으로부터 헤드상에 배치되어 고정된다. 상기 캐리어(3)의 상단면에는 도전성 경로(5)가 형성되는데, 그 도전성 경로(5)들은 칩(4)의 접촉패드(1)의 좌표격자내에 형성된 독창적인 구조의 접촉 어셈블리들을 통하여 캐리어의 중심부에서 칩(4)의 접촉패드와 전기적으로 연결된다. 캐리어의 외주연에는, 메탈라이즈 경로(5)가 핀들의 좌표격자내에 형성된 독창적인 접촉 어셈블리(7)를 통하여 출력단자(2)의 핀들과 연결된다. 칩(4)은 예를들면 점착성 화합물(9)에 의해 캐리어(3)의 바닥면에 부착된다.
헤더(11)위에 배치된 출력단자(2)의 핀들은 캐리어(3)에 밀착된 커버(12)의 비아(21)들을 통과하며, 그 비아(21)들은 헤더(11)의 비아(20)의 좌표격자내에 형성된다. 커버(12) 중심부의 중공의 사이즈는 칩(4)의 사이즈와 일치한다. 헤더(11)와 커버(12)는 칩(4)을 갖는 모듈의 내부를 외부환경으로부터 보호하기 위한 밀폐용적공간을 형성한다. 상기 용적공간은 밀봉 화합물(10)로 채워져 칩(4)을 좀 더확실히 보호하고 모듈의 열적-기계적 특성을 향상시킨다.
도 2는 단일칩 모듈의 일실시예를 나타낸 도면으로서, 모듈의 제조 적합성을 향상시키기 위해, 커버는 두가지 타입의 재질로 이루어진다: 헤더(12)의 비아(20)의 좌표격자내에 위치한 비아(22)를 갖는 평판형 커버(12) 그 자체와, 칩(14)용 창과 비아(21)를 구비한 프레임(13). 따라서, 헤더와 커버의 구조는 단일화될 뿐만 아니라, 일단 출력단자 핀의 첫번째 그룹을 헤더(11)의 전기전도성 물질에 전기적으로 연결하고, 두번째 그룹의 핀들을 커버(12)의 전기전도성 물질에 연결하며, 세번째 그룹의 핀들을 헤더와 커버로부터 절연시키는 절연성 코팅이 형성된 전기전도성 및 열전도성 물질로 이루어진 헤더(11)와 커버(12)를 제조하게 되면, 헤더(11)와 커버(12)를 다음의 용도로서 동시에 사용하는 것이 가능해진다: <<그라운드스>> 버스와 <<서플라이>> 버스, 칩을 외부간섭으로부터 보호하기 위한 실드, IC 칩의 열을 효과적으로 방출시키기 위한 열방출 소자.
핀의 출력단자(2)의 자유단들은 구형상(23)으로 형성될 수 있다. 모듈을 회로판-캐리어 위로 용이하게 장착하기 위해서는, 출력단자(2)의 핀들의 구형상의 자유단(23)들은 패키지 커버(12)로부터 소정의 거리만큼 떨어져 배치되며 솔더링에 의해 주석도금된다.
도 3은 접촉 어셈블리(6)(7)와 도전성 경로(5)를 확대하여 도시한 단일칩 모듈의 일부를 나타낸 도면이다.
메탈라이즈 비아(14)(17)들은 각각 전기전도성 바인더(16)(19)로 충진하기 위한 깔때기(funnels)를 형성하는 원뿔대 형상을 이룬다. 따라서, 접촉어셈블리(6)(7) 소자들의 접촉면적은 증가되며, 결과적으로 접촉 어셈블리의 신뢰성과 단일칩 모듈의 동작특성이 전체적으로 향상된다.
도 4는 일예로서 캐리어(3)의 상단면과 바닥면위에 메탈라이즈 링(18)을 구비한 원통형 메탈라이즈 비아(17)가 형성된 단일칩 모듈의 일부를 나타낸 도면이다. 출력단자의 핀(2)은 메탈라이즈 비아(17)를 통하여 하나의 갭을 지니고, 갭 그 자체는 전기전도성 바인더(19)로 채워진다. 그러한 형태의 메탈라이즈 비아(17)는 접촉 어셈블리(7)의 신뢰성을 훨씬더 높여준다.
도 5는 단일칩 모듈 구조의 다음의 가능성을 도시한 것이다:
- 프레임(13)은 좌표격자내의 메탈라이즈 비아(22)들을 가지며, 그 비아(22)들은 헤더(11)와 커버(12)의 출력단자의 핀(2)을 위한 비아(20)(21)와 양립할 수 있다. 메탈라이즈 비아(22)들의 제 1 그룹은 프레임(13) 상단면위의 전기전도성 코팅(15)에만 전기적으로 연결되며, 비아(22)들의 제 2 그룹은 프레임(13) 바닥면위의 전기전도성 코팅(16)에만 전기적으로 연결되며, 비아(22)들의 제 3 그룹은 프레임(13) 상단면과 바닥면위의 전기전도성 코팅(15)(16)과는 절연된다. 따라서, 프레임(13) 상단면과 바닥면위의 전기전도성 코팅(15)(16)들은 <<그라운드>>와 <<서플라이>> 기능을 수행하며 IC 칩의 대응 접촉패드와 출력단자 핀들에 연결되며, 프레임(13)의 두개의 코팅(15)(16)과 절연된 메탈라이즈 비아(22)들은 칩의 시그날 접촉패드들을 대응 출력단자 핀들에 서로 연결시킨다. 이에 의해 칩으로의 전력공급 특성을 본질적으로 향상시키며, 시그날 전도 경로와 <<그라운드>> 및 <<서플라이>> 버스를 좀 더 질적으로 분리시키며, 전체적으로 볼때 이는 단일칩 모듈의 주파수특성을 본질적으로 향상시킨다;
- 헤더(11)와 커버(12)는 전기절연성 코팅(예를들면, 산화알루미늄)을 구비한 전기 및 열전도성 물질로 제조되며 외부의 전기적 및 전파적 간섭으로부터 IC 칩을 보호하는 실드 역할을 한다. 이 실드는 칩으로부터 과도한 열을 방출시에 높은 열특성을 가진다;
- 홀(25)은 회로판과 상호작용하는 핀 단면의 반대쪽 측면으로부터 출력단자(2)의 핀 단부에서 벌지(24)(bulges) 형태로 형성될 수 있다. 그 홀들의 깊이와 직경은 핀 형태로 형성된 대응 접촉부들과 일치한다;
- 커버(12)는 열전도성 물질로 제조되며 IC 칩의 배면에 밀착되며 IC 칩으로부터 나온 부가적인 열을 제거한다;
- 헤더(11)와, 프레임(13)과 커버(12)에 의해 만들어진 칩을 위한 절연된 용적의 캐비티에는 단일체의 열전도성 물질(10)이 채워진다. 이에 의해 기후환경과 습도로부터 칩(4)의 보호특성이 본질적으로 향상되며, 칩(4)으로부터 나온 과잉의 열의 방출특성이 향상되고, 단일칩 모듈의 열적-기계적 특성과 강도특성이 향상된다.
단일칩 모듈의 주요 소자들과 부품들은 작용과정에서 다음과 같이 상호작용한다(실시예로서 도 3 참조):
칩(4)의 접촉패드(1)로부터 나온 시그날은 접촉 어셈블리(6)의 전기전도성 바인더(16)와, 메탈라이즈 비아(14)와 메탈라이즈 링(15)을 통과하고, 접촉 어셈블리(7)의 메탈라이즈 링(18)과, 메탈라이즈 비아(17)와 전기전도성 바인더919)를 거쳐 비아(17)에 배치된 출력단자(2)의 핀에 도달된다.
본 발명에 따른 단일칩 IC 모듈은 패키지된 IC의 작업특성과 성능특성을 본질적으로 향상시킬 수 있으며, 특히 많은 수의 출력단자들을 구비한 큰 치수의 칩들을 운용할 수 있으며, 잡음이 없으며 주파수 특성을 향상시킬 수 있고, 치수와 중량을 줄일 수 있으며, 칩 위로의 열과 열적-기계적 부하를 출일 수 있고, IC의 신뢰성을 높일 수 있으며, 낮은 결함 생성률을 갖는 고효율의 잘 제어된 그룹형 기술공정과 조작을 통하여 제조단가를 현저히 줄일 수 있으며, 이에 의해 IC 모듈의 패키징을 위한 현재의 디자인과 기술에 비하여, 단일칩 모듈의 제조단가를 낮추고 조립부품의 수율을 높일 수 있다.

Claims (23)

  1. IC 칩이 배치되고 접촉패드를 구비한 헤더와; 접촉 어셈블리의 소자들을 이용하여 IC 칩 접촉패드를 소정의 좌표격자내에서 상기 헤더 외주연 둘레에 배치된 출력단자들에 연결하는 도전체 시스템과; 외부환경으로부터 칩을 보호하기 위해 상기 헤더와 함께 칩을 위한 밀폐용적 공간을 형성하는 커버를 포함하는 단일칩 IC 모듈에 있어서,
    상기 헤더는 평탄한 플레이트 형상을 이루며 그 위에 IC 칩이 고정된 캐리어가 배치되며, 상기 도전체 시스템은 캐리어 표면상에서 도전성 경로 형태로 형성되고 캐리어에 형성된 메탈라이즈 비아들에 연결되며, 상기 메탈라이즈 비아들의 일부는 IC 칩 접촉패드와 함께, IC 칩 접촉패드를 캐리어 표면상의 도전성 경로에 연결하는 접촉 어셈블리를 형성하며, 다른 메탈라이즈 비아들은 캐리어의 메탈라이즈 비아들의 갭에 형성된 핀 형태의 출력단자와 함께, 출력단자들을 캐리어 표면상의 도전성 경로에 연결하는 접촉 어셈블리를 형성하며, 접촉 어셈블리 소자들은 전기전도성 바인더를 이용하여 서로서로에 연결되며, 상기 커버는 그 외주연 둘레로 비아들과 IC 칩을 위한 중공을 갖는 하나의 플레이트 형태로 형성되며, 상기 중공을 통하여 출력단자 핀들이 지나가고, 상기 커버는 헤더와 함께 외부환경으로부터 IC 칩을 보호하기 위한 밀폐용적 공간을 형성하는 것을 특징으로 하는 단일칩 IC 모듈.
  2. 제 1항에 있어서, 상기 IC 칩 접촉패드를 캐리어 표면상의 도전성 경로에 연결하는 접촉 어셈블리용 캐리어의 메탈라이즈 비아들은 원뿔대 형상을 이루며, 그 원뿔대 형상의 보다 작은 베이스는 IC 칩 접촉패드를 향해 있고 그 접촉패드와 함께, 전기전도성 바인더로 채워진 접합부를 형성하며, 보다 큰 베이스는 도전성 경로에 연결된 그들의 외주연을 따라 메탈라이즈 링을 구비한 것을 특징으로 하는 단일칩 IC 모듈.
  3. 제 1항에 있어서, 상기 IC 칩 접촉패드를 캐리어 표면상의 도전성 경로에 연결하는 접촉 어셈블리용 캐리어의 메탈라이즈 비아들은 이음부들의 엣지를 따라 메탈라이즈 링이 형성된 원통 형상을 이루며, 그 이음부들의 일부는 도전성 경로에 연결되고 나머지는 전기전도성 바인더로 채워진 IC 칩 접촉패드와의 접합부를 형성하는 것을 특징으로 하는 단일칩 IC 모듈.
  4. 제 1항에 있어서, 상기 도전성 경로들을 출력단자 핀들에 연결하는 접촉 어셈블리용 캐리어의 메탈라이즈 비아들은 원뿔대 형상을 이루며, 그 원뿔대 형상의 보다 큰 베이스는 외주연 둘레의 메탈라이즈 링에 의해 도전성 경로에 연결되고 보다 작은 베이스는 메탈라이즈 링을 갖거나 가지지 않으며, 출력단자 핀들은 전기전도성 바인더로 채워진 캡들을 구비한 메탈라이즈 비아내에 배치됨을 특징으로 하는 단일칩 IC 모듈.
  5. 제 1항에 있어서, 상기 도전성 경로들을 출력단자 핀들에 연결하는 접촉 어셈블리용 캐리어의 메탈라이즈 비아들은 이음부들을 따라 메탈라이즈 링들이 형성된 원통 형상을 이루며, 상단 이음부들은 캐리어 표면상의 도전성 경로에 연결되며, 출력단자 핀들은 전기전도성 바인더로 채워진 갭들을 구비한 메탈라이즈 비아내에 배치됨을 특징으로 하는 단일칩 IC 모듈.
  6. 제 1항에 있어서, 상기 단일칩 모듈은 상기 캐리어와 커버 사이에 배치되고 헤더내의 비아들의 좌표격자와 일치하는 하나의 좌표격자내에서 칩과 비아들을 위한 창을 구비한 절연체 재질의 프레임을 포함하며, 이 비아들을 통하여 출력단자 핀들이 지나가며, 상기 커버는 평탄한 플레이트 형태를 이루며, 상기 헤더와, 캐리어와, 프레임과, 커버는 서로 밀착결합되어 고정됨을 특징으로 하는 단일칩 IC 모듈.
  7. 제 6항에 있어서, 상기 프레임의 상단면 및 바닥면위에는 서로 절연된 도전성 코팅이 형성되고, 출력단자 핀용 비아들은 메탈라이징되어 메탈라이즈 링을 구비하며, 상기 메탈라이즈 비아들의 제 1 그룹은 프레임의 상단면 및 바닥면위의 도전성 코팅과 절연되고, 상기 메탈라이즈 비아들의 제 2 그룹은 프레임의 상단면위의 도전성 코팅과 절연되고 프레임 바닥면위의 도전성 코팅과는 전기적으로 연결되며, 상기 메탈라이즈 비아들의 제 3 그룹은 프레임의 바닥면위의 도전성 코팅과 절연되고 프레임 상단면위의 도전성 코팅과는 전기적으로 연결되며, 상기 프레임의 상단면 및 바닥면위의 도전성 코팅들은 서플라이 버스 또는 그라운드 버스로서 사용됨을 특징으로 하는 단일칩 IC 모듈.
  8. 제 6항에 있어서, 상기 헤더와 커버는 전기전도성 물질로 제조되고, 상기 헤더와 커버의 표면과 그 표면상에 형성된 비아들은 절연체로 코팅됨을 특징으로 하는 단일칩 IC 모듈.
  9. 제 6항에 있어서, 상기 절연체로 이루어진 헤더와 커버의 표면상에는 도전성 코팅이 형성되며, 상기 헤더와 커버에 형성된 출력단자 핀용 비아들은 메탈라이징되어 상기 헤더와 커버 표면상의 도전성 코팅과 절연됨을 특징으로 하는 단일칩 IC 모듈.
  10. 제 8항 또는 제 9항에 있어서, 상기 출력단자 핀의 제 1 그룹은 헤더의 도전성 물질에 전기적으로 연결되고, 상기 출력단자 핀의 제 2 그룹은 커버의 도전성 물질에 연결되며, 출력단자 핀의 제 3 그룹은 헤더와 커버로부터 절연됨을 특징으로 하는 단일칩 IC 모듈.
  11. 제 8항 또는 제 9항에 있어서, 상기 헤더는 그라운드 버스로 사용되고 대응 출력단자 핀들과 IC 칩 접촉패드에 전기적으로 연결되며, 상기 커버는 서플라이 버스로 사용되고 대응 출력단자 핀들과 IC 칩 접촉패드에 전기적으로 연결됨을 특징으로 하는 단일칩 IC 모듈.
  12. 제 8항 또는 제 9항에 있어서, 상기 헤더는 서플라이 버스로 사용되고 대응 출력단자 핀들과 IC 칩 접촉패드에 전기적으로 연결되며, 상기 커버는 그라운드 버스로 사용되고 대응 출력단자 핀들과 IC 칩 접촉패드에 전기적으로 연결됨을 특징으로 하는 단일칩 IC 모듈.
  13. 제 8항 또는 제 9항에 있어서, 상기 헤더와 커버는 외부 전자기장 및 전자기 방출로부터 IC 칩을 보호하고 또한 IC 칩의 전자기장 및 전자기 방출의 영향으로부터 외부부품을 보호하기 위한 실드로서 사용됨을 특징으로 하는 단일칩 IC 모듈.
  14. 제 1항 또는 제 6항에 있어서, 상기 커버는 IC 칩의 배면에 밀착결합됨을 특징으로 하는 단일칩 IC 모듈.
  15. 제 1항 또는 제 6항에 있어서, 상기 캐리어는 폴리이미드 필름 재질의 베이스위에 형성된 것을 특징으로 하는 단일칩 IC 모듈.
  16. 제 1항 또는 제 6항에 있어서, 상기 캐리어는 다층 캐리어로서 형성됨을 특징으로 하는 단일칩 IC 모듈.
  17. 제 1항 또는 제 6항에 있어서, 상기 회로판과 상호작용하는 단자 단부의 반대편에 위치한 출력단자의 단부에는 홀들이 형성되고, 그 홀들의 깊이와 직경은 핀 형태의 대응 단자들과 일치하도록 형성됨을 특징으로 하는 단일칩 IC 모듈.
  18. 제 1항, 제 6항 및 제 7항중 어느 한항에 있어서, 상기 절연체 재질의 휠러는 IC 칩용 밀폐용적 공간에 배치됨을 특징으로 하는 단일칩 IC 모듈.
  19. 제 18항에 있어서, 상기 휠러로서 열전도성 물질이 사용됨을 특징으로 하는 단일칩 IC 모듈.
  20. 제 1항에 있어서, 상기 헤더와 커버가 높은 열전성을 갖는 물질로 제조됨을 특징으로 하는 단일칩 IC 모듈.
  21. 제 1항에 있어서, 상기 출력단자 핀의 자유단들은 구형상으로 이루어짐을 특징으로 하는 단일칩 IC 모듈.
  22. 제 21항에 있어서, 상기 출력단자 핀의 구형상 자유단은 패키지 커버로부터 소정의 거리만큼 떨어져 배치됨을 특징으로 하는 단일칩 IC 모듈.
  23. 제 21항에 있어서, 상기 출력단자 핀의 구형상 자유단 표면이 솔더링공정에 의해 주석도금됨을 특징으로 하는 단일칩 IC 모듈.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6646336B1 (en) * 2002-06-28 2003-11-11 Koninkl Philips Electronics Nv Wearable silicon chip
RU2499374C2 (ru) * 2012-01-24 2013-11-20 Общество с ограниченной ответственностью "Тегас Электрик" Плата печатная
RU2553424C1 (ru) * 2013-12-20 2015-06-10 Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом" Микросборка
US11450626B2 (en) * 2020-08-25 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4330790A (en) 1980-03-24 1982-05-18 National Semiconductor Corporation Tape operated semiconductor device packaging
US5036163A (en) * 1989-10-13 1991-07-30 Honeywell Inc. Universal semiconductor chip package
US4987478A (en) * 1990-02-20 1991-01-22 Unisys Corporation Micro individual integrated circuit package
RU2038648C1 (ru) 1990-03-23 1995-06-27 Сандеров Вильям Лазаревич Интегральная микросхема
RU2091906C1 (ru) 1994-04-28 1997-09-27 Акционерное общество открытого типа "Научно-исследовательский центр электронной вычислительной техники" Многокристальный модуль
JPH0846073A (ja) 1994-07-28 1996-02-16 Mitsubishi Electric Corp 半導体装置
US5887435A (en) * 1995-12-08 1999-03-30 Litton Systems, Inc. Environmentally protected module
US5896037A (en) * 1996-10-10 1999-04-20 Methode Electronics, Inc. Interface test adapter for actively testing an integrated circuit chip package

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