KR20010095838A - Method for manufacturing dielectric layer of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히, 커패시터에 사용되는 유전막 또는 트랜지스터의 게이트 유전막과 같이 양질의 신뢰성이 요구되는 유전막을 제조하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a dielectric film requiring high quality reliability, such as a dielectric film used for a capacitor or a gate dielectric film of a transistor.
반도체 소자에서 전기적인 특성 및 신뢰성이 요구되는 유전막은 트랜지스터의 게이트 유전막과 커패시터의 유전막을 예로 제시될 수 있다. 이러한 유전막은 양호한 신뢰성 또는 전기적인 특성, 예컨대, 트랜지스터 특성 또는 정전 용량(capacitance) 특성을 얻기 위해서 매우 양호한 막질 특성이 요구된다. 그러나, 이러한 유전막의 막질 특성, 트랜지스터 또는 커패시터의 특성은 유전막이 형성되는 하부막의 상태에 따라 달라질 수 있다고 알려져 있다.For example, a dielectric film requiring electrical characteristics and reliability in a semiconductor device may be provided as a gate dielectric film of a transistor and a dielectric film of a capacitor. Such dielectric films require very good film quality properties to achieve good reliability or electrical properties, such as transistor or capacitance characteristics. However, it is known that the film quality of the dielectric film, the characteristics of the transistor or the capacitor may vary depending on the state of the lower film on which the dielectric film is formed.
커패시터를 예로 들어 유전막 하부에 도입되는 하부막의 상태에 따라, 커패시터 특성이 영향을 받음을 설명한다. 커패시터의 경우, 정전 용량 특성을 제고하기 위해서, 예를 들어, 높은 유전 용량, 낮은 누설 전류, 고신뢰도, 높은 Cmin/Cmax또는 긴 리프레쉬(refresh) 시간 등을 얻기 위해서, 유전막을 높은 유전율을 가지는 물질로 형성하고 있다. 예를 들어, 실리콘 산화물(SiO2), 탄탈륨 산화물(Ta2O5), 알루미늄 산화물(Al2O3), 티타늄 산화물(TiO2), BST((Ba,Sr)TiO3) 또는 PZT(Pb(Zr,Ti)O3) 등과 같은 고 유전율 물질로 유전막을 형성한다. 이러한 경우, 하부 전극은 도전성 실리콘 또는 금속 물질 등으로 바람직하게 형성되고 있다.Taking the capacitor as an example, it is explained that the characteristics of the capacitor are affected by the state of the underlayer introduced under the dielectric layer. In the case of a capacitor, the dielectric film may have a high dielectric constant in order to improve the capacitance characteristics, for example, to obtain a high dielectric capacity, a low leakage current, a high reliability, a high C min / C max or a long refresh time. The branch is formed of a substance. For example, silicon oxide (SiO 2 ), tantalum oxide (Ta 2 O 5 ), aluminum oxide (Al 2 O 3 ), titanium oxide (TiO 2 ), BST ((Ba, Sr) TiO 3 ) or PZT (Pb A dielectric film is formed of a high dielectric constant material such as (Zr, Ti) O 3 ). In this case, the lower electrode is preferably formed of conductive silicon, a metal material, or the like.
그런데, 유전막과 하부막인 하부 전극과 사이에 자연 산화막이 존재할 수 있다. 이러한 자연 산화막은 자발적으로 형성되므로, 회피하기가 매우 힘들다. 즉, 하부 전극의 표면에는 하부 전극을 이루는 도전성 실리콘 또는 금속 물질이 자발적으로 산화된 자연 산화막이 존재한다.However, a natural oxide layer may exist between the dielectric layer and the lower electrode that is the lower layer. Since this natural oxide film is spontaneously formed, it is very difficult to avoid it. That is, a natural oxide film in which the conductive silicon or the metal material constituting the lower electrode is spontaneously oxidized is present on the surface of the lower electrode.
자연 산화막이 존재하면, 자연 산화막의 물리적인 두께 증가와 저유전율인 자연 산화막 막질 특성에 의해서 정전 용량은 감소되는 효과가 발생된다. 또한, 자연 산화막은 두께 불균일성 또는 조성의 비적합성 등에 의해서 비안정적인 막질 특성을 가지므로, 커패시터의 누설 전류를 증가시켜 커패시터의 동작 신뢰도를 감소 시킬 수 있다.When the natural oxide film is present, the capacitance is reduced due to the physical thickness increase of the natural oxide film and the natural oxide film quality characteristic of low dielectric constant. In addition, since the natural oxide film has an unstable film quality characteristic due to thickness non-uniformity or incompatibility of the composition, it is possible to increase the leakage current of the capacitor to reduce the reliability of operation of the capacitor.
이에 따라, 유전막을 형성하기 이전에 이러한 자연 산화막을 제거하거나 질화시키는 방법이 시도되고 있다. 이러한 방법으로 정전 용량의 특성 개선은 가능한 것으로 알려지고 있으나, 신뢰도 문제는 여전히 해결하기 어려운 과제로 남아 있다. 신뢰도는 시간 의존 유전 파괴(Time Dependent Dielectric Breakdown;이하 "TDDB"라 한다) 등에 의해서 측정될 수 있다. 이러한 유전 파괴 특성은 유전막이 형성될 때 하부막 의존성을 가지는 데 주로 기인한다. 즉, 상기한 바와 같이 유전막의 하부막인 자연 산화막이 불균일하고 비안정적인 막질 특성을 나타내어, 이러한 하부막 상에 형성되는 유전막의 막질 특성 또한 이에 영향을 받아 열화될 수 있다. 이에 따라 유전막의 신뢰도 또한 열화된 특성을 나타낸다.Accordingly, a method of removing or nitriding such a native oxide film is attempted before forming the dielectric film. In this way, it is known that the improvement of capacitance characteristics is possible, but the reliability problem remains a difficult problem to solve. Reliability can be measured by Time Dependent Dielectric Breakdown (hereinafter referred to as "TDDB"). This dielectric breakdown characteristic is mainly due to the underlying film dependency when the dielectric film is formed. That is, as described above, the natural oxide film, which is a lower film of the dielectric film, exhibits non-uniform and instable film quality properties, and thus, the film quality of the dielectric film formed on the lower film may also be deteriorated by being affected. Accordingly, the reliability of the dielectric film also shows deteriorated characteristics.
이러한 자연 산화막 등의 하부막에 의한 유전막 특성 열화는, 상기한 바와 같은 커패시터의 유전막에서 발생할 수 있을 뿐만 아니라 게이트 유전막에도 마찬가지로 발생할 수 있다. 이에 따라, 유전막의 하부막 의존성에 의해서, 트랜지스터의 특성 열화 또는 동작 신뢰도 열화가 발생할 수 있다.The deterioration of the dielectric film characteristics caused by the underlying film such as a natural oxide film may occur not only in the dielectric film of the capacitor as described above but also in the gate dielectric film. Accordingly, deterioration of characteristics of the transistor or deterioration of operation reliability may occur due to the lower film dependency of the dielectric film.
본 발명이 이루고자 하는 기술적 과제는, 하부막의 막질 특성을 개선하여 하부막 의존성의 영향을 방지하여, 유전막의 유전 특성이 개선된 반도체 소자의 유전막 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for manufacturing a dielectric film of a semiconductor device in which the film quality of the lower film is improved to prevent the influence of the lower film dependency, thereby improving the dielectric property of the dielectric film.
도 1 내지 도 3은 본 발명의 제1실시예에 의한 반도체 소자의 유전막 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.1 to 3 are cross-sectional views schematically illustrating a method of manufacturing a dielectric film of a semiconductor device according to a first embodiment of the present invention.
도 4 내지 도 7은 본 발명의 제1실시예에 의한 반도체 소자의 유전막 제조 방법에 의한 효과를 설명하기 위해서 소프트 모드 불량(soft mode failure) 정도를 측정한 도면들이다.4 to 7 are diagrams illustrating the degree of soft mode failure in order to explain the effect of the method of manufacturing the dielectric film of the semiconductor device according to the first embodiment of the present invention.
도 8은 본 발명의 제1실시예에 의한 반도체 소자의 유전막 제조 방법에 의한 효과를 설명하기 위해서 누설 전류 변화를 측정한 그래프들이다.8 are graphs illustrating changes in leakage current in order to explain the effect of the method of manufacturing the dielectric film of the semiconductor device according to the first embodiment of the present invention.
도 9 및 도 10은 본 발명의 제2실시예에 의한 반도체 소자의 유전막 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.9 and 10 are cross-sectional views schematically illustrating a method of manufacturing a dielectric film of a semiconductor device according to a second embodiment of the present invention.
<도면의 주요 부호에 대한 간략한 설명><Brief description of the major symbols in the drawings>
100; 하부 전극, 150; 실리콘 산질화막,100; Lower electrode 150; Silicon oxynitride film,
200; 유전막, 300; 반도체 기판,200; Dielectric film, 300; Semiconductor substrate,
410: 제1게이트 유전막, 450; 제2게이트 유전막.410: first gate dielectric layer 450; Second gate dielectric film.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 형성된 하부막 상에 유전막을 형성한다. 상기 유전막을 형성하는 단계의 전처리로 상기 하부막의 표면을 진공 분위기 또는 불활성 가스 분위기에 어닐링한다.One aspect of the present invention for achieving the above technical problem, a dielectric film is formed on a lower film formed on a semiconductor substrate. The surface of the lower layer is annealed in a vacuum atmosphere or an inert gas atmosphere by the pretreatment in the step of forming the dielectric film.
이때, 상기 하부막은 자연 산화막, 실리콘 산화막 또는 실리콘 산질화막이다. 상기 어닐링하는 단계는 대략 650℃ 내지 950℃의 온도 범위에서 수행된다. 한편, 이러한 유전막은 커패시터의 유전막 또는 게이트 유전막으로 사용될 수 있다.In this case, the lower layer may be a natural oxide layer, a silicon oxide layer, or a silicon oxynitride layer. The annealing is performed at a temperature range of approximately 650 ° C to 950 ° C. On the other hand, such a dielectric film may be used as the dielectric film or gate dielectric film of the capacitor.
본 발명에 따르면, 유전막의 하부막을 안정화시킬 수 있다. 이에 따라, 유전막의 하부막 의존성을 억제할 수 있어 유전막의 신뢰성을 제고할 수 있다.According to the present invention, the lower layer of the dielectric layer can be stabilized. As a result, the dependency of the lower layer on the dielectric film can be suppressed, thereby improving the reliability of the dielectric film.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and the like of the elements in the drawings are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements. In addition, where a layer is described as being "on" another layer or semiconductor substrate, the layer may exist in direct contact with the other layer or semiconductor substrate, or a third layer therebetween. May be interposed.
본 발명의 실시예들은 유전막을 형성하기 이전에 유전막이 형성될 하부막의 표면 특성을 개선하는 방법을 제공한다. 하부막의 표면 특성을 개선하기 위해서 본 발명의 실시예에서는 하부막의 표면을 진공 분위기 또는 불활성 가스 분위기에서 어닐링하여 하부막을 안정화시키는 단계를 유전막을 형성하는 단계의 전처리 단계로 도입하는 것을 제시한다. 이때, 어닐링 단계 이전에 하부막, 예컨대, 도전성 실리콘막 또는 금속막 등과 같은 커패시터의 하부 전극의 표면 상에 존재하는 자연 산화막을 습식 세정으로 제거하거나 또는 질화시키는 단계를 더 수행할 수 있다. 또는, 실리콘의 반도체 기판 상 또는 반도체 기판 상에 형성된 제1게이트 유전막의 표면에 상기한 어닐링 단계 수행한 후, 제2게이트 유전막을 형성하는 방법을 제공한다. 보다 상세하게는 도면들을 참조하는 구체적인 실시예들을 통해서 본 발명을 설명한다.Embodiments of the present invention provide a method of improving the surface characteristics of a lower layer on which a dielectric layer is to be formed before forming the dielectric layer. In order to improve the surface properties of the underlayer, an embodiment of the present invention proposes annealing a surface of the underlayer in a vacuum atmosphere or an inert gas atmosphere to stabilize the underlayer as a pretreatment step of forming a dielectric layer. At this time, prior to the annealing step, a step of removing or nitriding the natural oxide film present on the surface of the lower electrode of the capacitor such as a conductive silicon film or a metal film by wet cleaning may be further performed. Alternatively, the present invention provides a method of forming a second gate dielectric layer after performing the annealing step on the semiconductor substrate of silicon or on the surface of the first gate dielectric layer formed on the semiconductor substrate. More specifically, the present invention will be described through specific embodiments with reference to the drawings.
도 1 내지 도 3은 본 발명의 제1실시예에 의한 반도체 소자의 유전막 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.1 to 3 are cross-sectional views schematically illustrating a method of manufacturing a dielectric film of a semiconductor device according to a first embodiment of the present invention.
도 1은 반도체 기판 상에 하부 전극(100)의 표면에 존재하는 자연 산화막(150)을 질화시키는 단계를 개략적으로 나타낸다.FIG. 1 schematically illustrates a step of nitriding a native oxide film 150 present on a surface of a lower electrode 100 on a semiconductor substrate.
구체적으로, 반도체 기판 상에 하부 전극(100)을 형성한다. 커패시터의 하부전극(100)을 형성하는 단계 이전에 반도체 기판 상에 트랜지스터 구조 또는 배선 구조를 형성하는 단계를 수행할 수 있다. 하부 전극(100)은 다양한 도전 물질로 형성하는 것이 가능하다. 예를 들어, 다결정질의 도전성 실리콘 또는 금속 물질을 증착하여 하부 전극(150)으로 이용할 수 있다. 커패시터 구조는 일반적으로 SIS(Silicon-Insulator-Silicon) 구조, MIS(Metal-Insulator-Silicon) 구조 또는 MIM(Metal -Insulator-Metal) 구조가 도입되고 있으나, 본 발명의 제1실시예에서는 도전성 실리콘으로 이루어지는 하부 전극(100)을 이용하는 커패시터 구조를 예로 들어 설명한다.Specifically, the lower electrode 100 is formed on the semiconductor substrate. Prior to forming the lower electrode 100 of the capacitor, a step of forming a transistor structure or a wiring structure on a semiconductor substrate may be performed. The lower electrode 100 may be formed of various conductive materials. For example, polycrystalline conductive silicon or a metal material may be deposited to be used as the lower electrode 150. Generally, a capacitor structure includes a silicon-insulator-silicon (SIS) structure, a metal-insulator-silicon (MIS) structure, or a metal-insulator-metal (MIM) structure, but in the first embodiment of the present invention, a conductive silicon is used. A capacitor structure using the lower electrode 100 formed as an example will be described.
이러한 도전성 실리콘 이외에도 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 구리(Cu), 몰리브데늄(Mo), 백금(Pt), 이리듐(Ir), 텅스텐(W), 은(Ag) 또는 루테늄(Ru) 등과 같은 금속막으로 하부 전극(100)을 형성할 수 있다. 또는 티타늄 질화물(TiN), 텅스텐 질화물(WN), 니오븀 질화물(NbN), 탄탈륨 질화물(TaN), 이트륨 질화물(Y2N35), 알루미늄 질화물(AlN), 갈륨 질화물(GaN), 텅스텐 보론 질화물(WBN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN) 또는 알루미늄 실리콘 질화물(AlSiN) 등과 같은 질화 금속막으로 하부 전극(100)을 형성할 수 있다. 또는 주석(Sn)이 도핑된 산화 인듐(In2O3), 불소(F)가 도핑된 산화 인듐 또는 지르코늄(Zr)이 도핑된 산화 인듐 등과 같은 산화 금속막으로 하부 전극(100)을 형성할 수 있다. 또는, 이러한 물질들의 복합막으로 하부 전극(100)을 형성할 수 있다. 이러한 물질들로 하부 전극(100)을 형성할 경우, 하부 전극(100)의 표면에 자연 산화막이 자발적으로 생성된다는 공통점이 있다.In addition to such conductive silicon, titanium (Ti), tantalum (Ta), aluminum (Al), copper (Cu), molybdenum (Mo), platinum (Pt), iridium (Ir), tungsten (W), silver (Ag) Alternatively, the lower electrode 100 may be formed of a metal film such as ruthenium (Ru). Or titanium nitride (TiN), tungsten nitride (WN), niobium nitride (NbN), tantalum nitride (TaN), yttrium nitride (Y 2 N 35 ), aluminum nitride (AlN), gallium nitride (GaN), tungsten boron nitride ( The lower electrode 100 may be formed of a metal nitride film such as WBN, titanium silicon nitride (TiSiN), tantalum silicon nitride (TaSiN), or aluminum silicon nitride (AlSiN). Alternatively, the lower electrode 100 may be formed of a metal oxide film such as indium oxide doped with tin (In) (In 2 O 3 ), indium oxide doped with fluorine (F), or indium oxide doped with zirconium (Zr). Can be. Alternatively, the lower electrode 100 may be formed of a composite film of these materials. When the lower electrode 100 is formed of these materials, a common oxide film is spontaneously generated on the surface of the lower electrode 100.
한편, 하부 전극(100)으로 이용되는 실리콘막의 표면에는 자연 산화막이 자발적으로 형성된다. 이러한 자연 산화막의 존재에 의한 하부 전극(100) 상에 형성될 유전막의 특성 열화를 억제하기 위해서, 유전막을 증착하는 공정의 전처리로 하부 전극(100)의 표면을 불산이 함유된 용액을 이용하여 습식 세정한다.On the other hand, a natural oxide film is spontaneously formed on the surface of the silicon film used as the lower electrode 100. In order to suppress the deterioration of the characteristics of the dielectric film to be formed on the lower electrode 100 due to the presence of the natural oxide film, the surface of the lower electrode 100 is wetted with a solution containing hydrofluoric acid as a pretreatment of the process of depositing the dielectric film. Clean.
이후에, 습식 세정된 하부 전극(100) 표면을 질화시켜 하부 전극(100) 상에 실리콘 산질화막(150)을 형성한다. 이때, 상기한 질화 처리는 급속 열적 질화 처리(Rapid Thermal Nitridation;이하 "RTN"이라 한다)로 수행될 수 있다. 또한, 상기한 RTN을 수행하기 이전에, 실리콘으로 이루어지는 하부 전극(100)에 도전성을 부여하기 위해서 PH3도핑을 이용하여 불순물, 즉, 인(P)을 실리콘막 내에 도핑하는 단계를 수행할 수 있다.Thereafter, the surface of the wet cleaned lower electrode 100 is nitrided to form the silicon oxynitride film 150 on the lower electrode 100. In this case, the nitriding treatment may be performed by rapid thermal nitriding (hereinafter, referred to as “RTN”). In addition, prior to performing the RTN, a step of doping impurities, ie, phosphorus (P), into the silicon film may be performed using PH 3 doping to impart conductivity to the lower electrode 100 made of silicon. have.
자연 산화막은 상기한 습식 세정 단계에서 어느 정도 제거되며, 상기한 질화 처리에 의해서 실리콘 산질화막(150)으로 전환되어 자연 산화막의 존재에 의한 유전막의 열화가 억제된다. 그러나, 앞서 기술한 바와 같이 이러한 습식 세정 및 질화 처리만으로는 유전막의 신뢰성을 제고하기는 어렵다. 따라서, 유전막의 신뢰성을 제고하기 위해서 본 발명의 제1실시예에서는 유전막을 형성하는 단계의 전처리 단계로 하부 전극(100)의 표면을 어닐링하는 단계를 도입한다.The natural oxide film is removed to some extent in the above wet cleaning step, and is converted to the silicon oxynitride film 150 by the nitriding treatment to suppress deterioration of the dielectric film due to the presence of the natural oxide film. However, as described above, it is difficult to improve the reliability of the dielectric film only by such wet cleaning and nitriding treatment. Therefore, in order to improve the reliability of the dielectric film, an annealing of the surface of the lower electrode 100 is introduced as a pretreatment step of forming the dielectric film.
도 2는 하부 전극(100)의 표면을 어닐링하는 단계를 개략적으로 나타낸다.2 schematically illustrates annealing the surface of the lower electrode 100.
구체적으로, 하부 전극(100) 및 그 표면에 형성된 실리콘 산질화막(150)을진공 분위기 또는 불활성 가스 분위기 하에서 어닐링한다. 불활성 가스로는 질소 가스(N2) 또는 아르곤 가스(Ar) 등을 이용할 수 있으며, 이러한 어닐링은 로(furnace) 방식 또는 급속 열처리(rapid thermal process) 방식으로 바람직하게 수행될 수 있다.Specifically, the lower electrode 100 and the silicon oxynitride film 150 formed on the surface thereof are annealed in a vacuum atmosphere or an inert gas atmosphere. Nitrogen gas (N 2 ) or argon gas (Ar) may be used as the inert gas, and the annealing may be preferably performed by a furnace method or a rapid thermal process method.
이러한 어닐링은 유전막의 하부막으로 작용하는 막질, 예컨대, 상기한 실리콘 산질화막(150)을 안정화시키는 작용을 하여, 이후에 형성되는 유전막의 하부막 의존성을 방지하기 위해서 수행된다. 결국, 상술한 바와 같이 불활성 가스 분위기 또는 진공 분위기에서 어닐링을 실시하는 것은 자연 산화막의 성질을 개선시키는 역할을 한다.This annealing is performed to stabilize the film quality acting as a lower film of the dielectric film, for example, the silicon oxynitride film 150, to prevent the lower film dependency of the dielectric film formed later. As a result, as described above, annealing in an inert gas atmosphere or a vacuum atmosphere serves to improve the properties of the natural oxide film.
따라서, 어닐링은 적어도 대략 650℃ 이상의 온도에서 수행되는 것이 바람직하다. 어닐링 온도가 높아지면, 유전막의 하부막, 예컨대, 상기한 실리콘 산질화막(150)의 막질이 보다 높은 효율로 안정화될 수 있으나, 반도체 소자의 다른 구성 요소, 예컨대, 비트 라인(bit line) 등과 같은 배선에 미치는 열적 영향을 고려하여 대략 950℃ 정도 이하의 온도에서 수행되는 것이 바람직하다. 그러나, 실제 다른 구성 요소 및 다른 공정 요소를 고려하면, 대략 700℃ 내지 750℃의 온도에서 상기한 어닐링을 수행하는 것이 보다 바람직하다.Therefore, the annealing is preferably performed at a temperature of at least about 650 ℃ or more. If the annealing temperature is high, the lower layer of the dielectric film, for example, the film quality of the silicon oxynitride film 150 may be stabilized with higher efficiency, but other components of the semiconductor device, such as a bit line or the like, may be used. In consideration of the thermal effect on the wiring, it is preferably carried out at a temperature of about 950 ° C or less. However, in view of the actual other components and other process elements, it is more preferable to carry out the above annealing at a temperature of approximately 700 ° C to 750 ° C.
도 3은 어닐링된 실리콘 산질화막(150') 상에 유전막(200)을 형성하는 단계를 개략적으로 나타낸다.3 schematically illustrates a step of forming the dielectric film 200 on the annealed silicon oxynitride film 150 '.
구체적으로, 상기한 바와 같이 어닐링되어 안정화된 실리콘 산질화막(150')상에 커패시터의 유전막(200)을 형성한다. 유전막(200)은 다양한 유전 물질로 형성될 수 있다. 예를 들어, 실리콘 산화물(SiO2), 탄탈륨 산화물(Ta2O5), 알루미늄 산화물(Al2O3), 티타늄 산화물(TiO2), 니오븀 산화물(Nb2O5), SrTiO3, BST((Ba,Sr)TiO3), PbTiO3, PZT(Pb(Zr,Ti)O3), (Pb,La)(Zr,Ti)O3, SrRuO3, CaRuO3, (Sr,Ca)RuO3, (Ba, Sr)RuO3, In2O3, Ru2O3또는 Ir2O3등과 같은 산화물 등과 같은 고 유전율 물질로 유전막(200)을 형성할 수 있다. 또한, 실리콘 질화물(Si3N4)과 같은 유전 물질로 유전막(200)을 형성할 수 있다. 또는 이러한 유전 물질들의 복합막으로 유전막(200)을 형성할 수 있다. 바람직하게는 알루미늄 산화막으로 증착하여 유전막(200)으로 이용한다.Specifically, the dielectric film 200 of the capacitor is formed on the annealed and stabilized silicon oxynitride film 150 'as described above. The dielectric layer 200 may be formed of various dielectric materials. For example, silicon oxide (SiO 2 ), tantalum oxide (Ta 2 O 5 ), aluminum oxide (Al 2 O 3 ), titanium oxide (TiO 2 ), niobium oxide (Nb 2 O 5 ), SrTiO 3 , BST ( (Ba, Sr) TiO 3) , PbTiO 3, PZT (Pb (Zr, Ti) O 3), (Pb, La) (Zr, Ti) O 3, SrRuO 3, CaRuO 3, (Sr, Ca) RuO 3 The dielectric layer 200 may be formed of a high dielectric constant material such as an oxide such as (Ba, Sr) RuO 3 , In 2 O 3 , Ru 2 O 3, or Ir 2 O 3 . In addition, the dielectric layer 200 may be formed of a dielectric material such as silicon nitride (Si 3 N 4 ). Alternatively, the dielectric film 200 may be formed of a composite film of these dielectric materials. Preferably, it is deposited as an aluminum oxide film and used as the dielectric film 200.
이후에, 유전막(200)을 증착 후처리한다. 예를 들어, 오존 어닐링을 수행하여 유전막(200)을 안정화시킨다. 다음에, 커패시터의 상부 전극(도시되지 않음)을 유전막(200) 상에 형성한다. 예를 들어, 도전성의 다결정질 실리콘을 상기 유전막(200) 상에 증착하여 상부 전극을 형성함으로써, 커패시터 구조를 이룬다.Thereafter, the dielectric film 200 is post-processed by deposition. For example, ozone annealing is performed to stabilize the dielectric film 200. Next, an upper electrode (not shown) of the capacitor is formed on the dielectric film 200. For example, conductive polycrystalline silicon is deposited on the dielectric layer 200 to form an upper electrode, thereby forming a capacitor structure.
상술한 바와 같은 본 발명의 제1실시예에서, 유전막(200)의 하부막으로 실리콘 산질화막(150)이 도입되는 것을 예로 들었으나, 이는 본 발명의 사상을 설명하기 위해서 선택한 것으로 본 발명을 한정하기 위한 것은 아니다. 따라서, 유전막(200)의 하부막으로 상기한 실리콘 산질화막(150) 뿐만 아니라, 자연 산화막, 도전성 실리콘막 또는 금속막 등이 하부막으로 도입되는 경우에도, 본 발명의제1실시예에서 기술한 바와 같이 유전막(200)을 형성하는 단계의 전처리로 어닐링 단계가 도입될 수 있음은 자명하다.In the first embodiment of the present invention as described above, the silicon oxynitride film 150 is introduced into the lower film of the dielectric film 200 as an example, but it is selected to explain the spirit of the present invention is limited to the present invention. It is not intended to. Therefore, even when the above-described silicon oxynitride film 150 as the lower film of the dielectric film 200, as well as the natural oxide film, the conductive silicon film, the metal film, or the like is introduced into the lower film, as described in the first embodiment of the present invention, As described above, it is obvious that the annealing step may be introduced as a pretreatment step of forming the dielectric film 200.
상술한 바와 같은 본 발명의 제1실시예에 의해 이루어지는 커패시터는 전기적인 특성이 제고될 뿐만 아니라 신뢰성 또한 향상된다. 이는 다음에 설명되는 실험 결과에 의해서 명백히 입증된다.The capacitor made according to the first embodiment of the present invention as described above not only improves electrical characteristics but also improves reliability. This is clearly demonstrated by the experimental results described below.
도 4 내지 도 7은 본 발명의 제1실시예에 의해 제조된 유전막을 채용하는 커패시터의 신뢰성을 평가하기 위해서 소프트 모드 불량(soft mode failure)을 측정한 결과들이다.4 to 7 are results of measuring soft mode failure in order to evaluate the reliability of the capacitor employing the dielectric film manufactured by the first embodiment of the present invention.
앞서 기술한 본 발명의 제1실시예에 의해 제조된 유전막을 채용한 커패시터의 특성을 평가하기 위해서, 본 발명의 제1실시예를 따라 유전막을 형성하기 이전에 전처리로 하부막을 어닐링한 경우와 이러한 어닐링을 도입하지 않는 경우에서의 TDDB 방식에 의한 소프트 모드 불량 정도를 측정하여 비교하였다.In order to evaluate the characteristics of the capacitor employing the dielectric film prepared according to the first embodiment of the present invention described above, the lower film is annealed by pretreatment prior to forming the dielectric film according to the first embodiment of the present invention and such In the case of not introducing annealing, the degree of soft mode failure by the TDDB method was measured and compared.
TDDb 방식은 처음에 전압에 따른 누설 전류의 변화를 측정하여 유전 파괴(breakdown)의 발생 여부를 가려, 유전 파괴가 일어나지 않으면 일정 전압을 특정 시간 동안 커패시터에 인가한 후에 다시 인가 전압을 증가시켜 증가된 전압을 특정 시간 동안 커패시터에 다시 인가한 뒤에 전압에 따른 누설 전류의 변화를 측정하는 방법이다. 이러한 방법은 유전막에서 유전 파괴가 일어날 때까지 반복한다.The TDDb method first measures the change in leakage current with voltage to determine whether a dielectric breakdown occurs.If the dielectric breakdown does not occur, the TDDb method increases the applied voltage again after applying a constant voltage to the capacitor for a specific time. It is a method of measuring the change of leakage current according to the voltage after applying the voltage to the capacitor again for a specific time. This method is repeated until dielectric breakdown occurs in the dielectric film.
유전 파괴가 일어나는 양상에 따라 유전 파괴를 소프트 모드 불량과 하드 모드 불량(hard mode failure)으로 구분할 수 있다. 소프트 모드 불량은 TDDB 측정 중에 전압에 따른 누설 전류의 변화가 초기 값에 비해 조금씩 조금씩 증가하여 유전 파괴에 이른 것을 의미하며, 초기 누설 전류에 비해 유전 파괴가 비교적 급격하게 일어나는 경우는 하드 모드 불량을 의미한다. 소프트 모드 불량은 커패시터의 동작 신뢰성을 저하시키는 요인으로 작용한다.Depending on how the dielectric breakdown occurs, the dielectric breakdown may be classified into a soft mode failure and a hard mode failure. The soft mode failure means that the change in leakage current with voltage increases little by little compared to the initial value, resulting in dielectric breakdown during TDDB measurement, and the hard mode failure when the dielectric breakdown occurs relatively rapidly compared to the initial leakage current. do. Soft mode failure is a factor that reduces the operational reliability of the capacitor.
도 4는 본 발명의 제1실시예에 의한 어닐링 단계를 도입하지 않은 경우에, TDDB에 의해서 측정된 소프트 모드 불량의 반도체 기판 내의 분포를 도시한 것이다. 도 5, 도 6 및 도 7 각각은 본 발명의 제1실시예에 의한 어닐링 단계를 대략 650℃, 700℃ 및 750℃ 각각의 온도 조건에서 대략 30분간 질소 가스 분위기에서 수행한 경우에, TDDB에 의해서 측정된 소프트 모드 불량의 반도체 기판 내의 분포를 도시한 것들이다.Fig. 4 shows the distribution in the semiconductor substrate of the soft mode failure measured by TDDB when the annealing step according to the first embodiment of the present invention is not introduced. 5, 6 and 7 each shows an annealing step according to the first embodiment of the present invention in the TDDB when the temperature is approximately 650 ° C., 700 ° C. and 750 ° C. in a nitrogen gas atmosphere for about 30 minutes. The distribution in the semiconductor substrate of the soft mode defects measured by FIG.
이때, 각각의 측정 시 사용된 시편은 다음과 같은 방법에 의해서 제작된다. 즉, 다결정질 실리콘막을 증착하여 하부 전극을 형성한 후, 하부 전극 상을 불산이 함유된 습식 세정 방식으로 세정한다. 이후에, 하부 전극에 PH3도핑을 실시하고, RTP를 수행한다. 다음에, 질소 가스와 같은 불활성 가스 분위기에서 본 발명의 제1실시예에서와 같은 어닐링을 수행한다. 이어서, 어닐링된 하부 전극 상에 산화 알루미늄막을 유전막으로 증착한 후, 유전막을 오존 어닐링한다. 유전막 상에 티타늄 질화막을 형성한 후 도전성 다결정질 실리콘막을 증착하여 상부 전극을 형성함으로써 커패시터 구조를 이룬다. 이때, 도 4에 도시된 결과에 해당되는 참조 시편의 경우에는 상기한 질소 가스와 같은 불활성 가스 분위기에서 본 발명의 제1실시예에서와 같은 어닐링을 수행하는 단계를 생략한다.At this time, the specimen used in each measurement is manufactured by the following method. That is, after depositing a polycrystalline silicon film to form a lower electrode, the lower electrode is cleaned by a wet cleaning method containing hydrofluoric acid. Thereafter, the lower electrode is subjected to PH 3 doping and RTP is performed. Next, annealing as in the first embodiment of the present invention is performed in an inert gas atmosphere such as nitrogen gas. Subsequently, an aluminum oxide film is deposited as a dielectric film on the annealed lower electrode, followed by ozone annealing. After forming a titanium nitride film on the dielectric film, a conductive polycrystalline silicon film is deposited to form an upper electrode to form a capacitor structure. In this case, in the case of the reference specimen corresponding to the result shown in FIG. 4, the step of performing annealing as in the first embodiment of the present invention in an inert gas atmosphere such as the nitrogen gas is omitted.
도 4 내지 도 7에 도시된 결과에 의하면, 본 발명의 제1실시예에서와 같은 어닐링을 수행하지 않은 경우에 해당되는 도 4의 결과는 대략 20.9에 이르는 소프트 모드 불량이 측정되었음을 나타낸다. 그리고, 대략 650℃에서 본 발명의 제1실시예에서와 같은 어닐링을 수행한 경우에 해당하는 도 5의 결과는 대략 18.6로 감소된 소프트 모드 불량이 측정되었음을 나타낸다. 각각 대략 700℃ 및 750℃에서 본 발명의 제1실시예에서와 같은 어닐링을 수행한 경우에 해당하는 도 6 및 도 7 각각의 결과는 대략 2.3및 7.0로 급격히 감소된 소프트 모드 불량이 측정되었음을 나타낸다.According to the results shown in FIGS. 4 to 7, the results of FIG. 4 corresponding to the case where annealing is not performed as in the first embodiment of the present invention indicate that the soft mode defects of approximately 20.9 are measured. And, the result of FIG. 5 corresponding to the case of performing annealing as in the first embodiment of the present invention at about 650 ° C indicates that the soft mode failure reduced to about 18.6 is measured. 6 and 7 corresponding to the case where annealing as in the first embodiment of the present invention was performed at approximately 700 ° C. and 750 ° C., respectively, indicate that the soft mode defects, which were rapidly reduced to approximately 2.3 and 7.0, were measured. .
즉, 본 발명의 제1실시예에 따른 어닐링을 수행하는 온도가 증가함에 따라, 다시 말해서, 어닐링 시 부과되는 열량(thermal budget)의 증가에 따라 소프트 모드 불량이 급속히 감소됨을 도 4 내지 도 7은 입증한다.That is, as the temperature for performing annealing according to the first embodiment of the present invention is increased, that is, the soft mode failure is rapidly reduced according to the increase in the thermal budget imposed upon annealing. Prove it.
이러한 조건에서 각각 측정된 정전 용량은 다음의 표 1에 기재된 바와 같다.The capacitance measured under these conditions is as shown in Table 1 below.
상기한 표 1에 기재된 바에서 Cmin/Cmax는 최소값(Cmin)을 -1.5V에서, 최대값(Cmax)은 +1.5V에서 측정한 값들의 비교값을 나타내는 양이다. 상기한 표 1에 따르면, 최대값(Cmax)은 거의 일정하게 유지되나 Cmin/Cmax는 어닐링의 온도가 높아질수록 개선되고 있다. Cmin/Cmax는 하부 전극에 도핑된 PH3의 활성화 정도에 의존하는 양이므로, 어닐링의 온도 증가가 Cmin/Cmax의 증가를 가져온 것으로 판단된다. 즉, 어닐링에 의해서 도핑된 인(P)의 이동도(mobility)가 증가될 수 있어, 결국, Cmin/Cmax의 증가가 나타난다.As described in Table 1, C min / C max is an amount representing a comparison value of the measured values at the minimum value (C min ) at -1.5V, the maximum value (C max ) at + 1.5V. According to Table 1, the maximum value C max is maintained almost constant, but C min / C max is improved as the temperature of the annealing increases. Since C min / C max is an amount depending on the degree of activation of PH 3 doped in the lower electrode, it is determined that the increase in temperature of the annealing resulted in an increase in C min / C max . That is, the mobility of the doped phosphorus P by annealing can be increased, resulting in an increase in C min / C max .
한편, 상술한 바와 같은 조건에서 각각 측정된 누설 전류의 변화는 다음의 도 8에 도시된 바와 같다.On the other hand, changes in leakage current measured under the above conditions are as shown in FIG. 8.
도 8은 본 발명의 제1실시예에 의해 제조된 유전막을 채용하는 커패시터의 누설 전류 변화를 측정한 결과들이다.FIG. 8 shows the measurement results of leakage current changes of a capacitor employing a dielectric film prepared according to a first embodiment of the present invention.
구체적으로, 상술한 바와 같은 조건에서 제작된 시편들에 대해서, 누설 전류 변화를 측정하여 그래프로 도시한다. 도 8에 도시된 바와 따르면, 어닐링 시 온도 조건에 상관없이 누설 전류 특성에 특이한 차이점을 나타내지는 않는다. 즉, 인가 전압이 2.5V 이하인 경우에 열처리 조건에 무관하게 누설 전류 수준이 실질적으로 동일하게 나타낸다. 그러나, 인가 전압이 2.5V 이상인 경우에는 어닐링 온도가 증가할수록 누설 전류가 감소하는 경향을 나타낸다.Specifically, for specimens manufactured under the conditions described above, the leakage current change is measured and shown in a graph. As shown in FIG. 8, there is no specific difference in the leakage current characteristic regardless of the temperature condition during annealing. That is, when the applied voltage is 2.5V or less, the leakage current levels are substantially the same regardless of the heat treatment conditions. However, when the applied voltage is 2.5V or more, the leakage current tends to decrease as the annealing temperature increases.
상술한 바와 같은 도 4 내지 도 7, 도 8 및 표 1에 기재된 바와 따르면, 유전막 증착 전처리로 본 발명의 제1실시예에서 기술한 바와 같이 불활성 가스 분위기 또는 진공 분위기에서 어닐링을 실시할 경우에, 정전 용량의 감소나 누설 전류의 증가 등의 전기적 특성의 열화를 방지하며 소프트 모드 불량을 감소시킬 수 있음을 알 수 있다. 즉, 본 발명의 제1실시예에 따르면, 실질적으로 동일한 정전 용량 및 누설 전류 수준을 최소한 유지하며, 도 4 내지 도 7에 제시된 바와 같이 소프트 모드 불량을 감소시킬 수 있다. 이에 따라, 신뢰성 높은 커패시터의 형성을 가능하게 한다.4 to 7, 8, and Table 1 as described above, when annealing is performed in an inert gas atmosphere or a vacuum atmosphere as described in the first embodiment of the present invention by the dielectric film deposition pretreatment, It can be seen that it is possible to prevent deterioration of electrical characteristics such as reduction of capacitance or increase of leakage current, and to reduce soft mode failure. That is, according to the first embodiment of the present invention, it is possible to maintain substantially the same capacitance and leakage current levels at least, and to reduce the soft mode failure as shown in FIGS. 4 to 7. This makes it possible to form a highly reliable capacitor.
도 9 및 도 10은 본 발명의 제2실시예에 의한 반도체 소자의 유전막 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.9 and 10 are cross-sectional views schematically illustrating a method of manufacturing a dielectric film of a semiconductor device according to a second embodiment of the present invention.
본 발명의 제2실시예는 제1실시예에서와 달리 트랜지스터 구조에 사용되는 유전막을 제조하는 방법에 대해서 설명한다. 즉, 본 발명의 제2실시예에서는 게이트 유전막으로 이용되는 유전막을 제조하는 방법을 예로 들어 설명한다.Unlike the first embodiment, the second embodiment of the present invention describes a method of manufacturing the dielectric film used for the transistor structure. That is, in the second embodiment of the present invention, a method of manufacturing a dielectric film used as a gate dielectric film will be described as an example.
도 9는 반도체 기판(300) 상에 형성된 제1게이트 유전막(410)을 질화시키는 단계를 개략적으로 나타낸다.9 schematically illustrates a step of nitriding the first gate dielectric layer 410 formed on the semiconductor substrate 300.
구체적으로, 반도체 기판(300) 상에 제1게이트 유전막(410)을 형성한다. 예컨대, 열산화법 등을 이용하여 실리콘으로 이루어지는 반도체 기판(300)의 표면을 산화시켜 실리콘 산화물의 제1게이트 유전막(410)을 형성한다.In detail, the first gate dielectric layer 410 is formed on the semiconductor substrate 300. For example, the first gate dielectric film 410 of silicon oxide is formed by oxidizing the surface of the semiconductor substrate 300 made of silicon using a thermal oxidation method or the like.
이후에, 제1게이트 유전막(410) 상에 질소 가스 또는 아르곤 가스 등과 같은 불활성 가스 분위기를 도입하여 제1게이트 유전막(410)을 어닐링한다. 이때, 상기 어닐링에 진공 분위기를 사용할 수도 있다. 이와 같은 어닐링은 상술한 바와 같이 대략 650℃ 내지 950℃의 온도 조건, 바람직하게는 대략 700℃ 내지 750℃의 온도 조건에서 수행되는 것이 바람직하다. 이와 같은 어닐링에 의해서, 상기한 제1게이트 유전막(410)은 안정화되어 깨끗한 양질의 막질 특성을 가진다.Subsequently, an inert gas atmosphere such as nitrogen gas or argon gas is introduced on the first gate dielectric layer 410 to anneal the first gate dielectric layer 410. At this time, a vacuum atmosphere may be used for the annealing. Such annealing is preferably performed at a temperature condition of about 650 ° C to 950 ° C, preferably at a temperature of about 700 ° C to 750 ° C, as described above. By the annealing as described above, the first gate dielectric layer 410 is stabilized and has a good quality film quality.
이때, 상기한 어닐링을 수행하기 이전에, 상기한 실리콘 산화물의 제1게이트유전막(410)에 산질화 분위기를 도입하여 제1게이트 유전막(410)을 이루는 실리콘 산화막의 표면을 질화시켜 실리콘 산질화막을 형성할 수 있다. 이 경우, 상기한 어닐링은 상기한 실리콘 산화막 뿐만 아니라 실리콘 산질화막도 함께 안정화시키는 효과를 나타낼 수 있다.In this case, before performing the annealing, an oxynitride atmosphere is introduced into the first gate dielectric layer 410 of the silicon oxide to nitrate the surface of the silicon oxide layer forming the first gate dielectric layer 410 to form a silicon oxynitride layer. Can be formed. In this case, the annealing may have an effect of stabilizing not only the silicon oxide film but also the silicon oxynitride film.
도 10은 어닐링된 제1게이트 유전막(410') 상에 제2게이트 유전막(450)을 형성하는 단계를 개략적으로 나타낸다.FIG. 10 schematically illustrates forming a second gate dielectric layer 450 on the annealed first gate dielectric layer 410 '.
구체적으로, 어닐링된 제1게이트 유전막(410') 상에 제2게이트 유전막(450)을 형성한다. 제2게이트 유전막(450)은 제1게이트 유전막(410')에 비해 높은 유전율을 가지는 유전 물질로 형성되는 것이 바람직하다. 예를 들어, 산화 알루미늄(Al2O3)막을 제1게이트 유전막(410') 상에 형성하여 제2게이트 유전막(450)으로 형성한다.In detail, the second gate dielectric layer 450 is formed on the annealed first gate dielectric layer 410 ′. The second gate dielectric layer 450 may be formed of a dielectric material having a higher dielectric constant than the first gate dielectric layer 410 ′. For example, an aluminum oxide (Al 2 O 3 ) film is formed on the first gate dielectric layer 410 ′ to form the second gate dielectric layer 450.
제2게이트 유전막(450)은 본 발명의 제1실시예에서 상술한 바와 같이 하부막 의존성이 방지되며 형성될 수 있다. 보다 상세하게 설명하면, 제2게이트 유전막(450)으로 이용되는 산화 알루미늄막은 하부 의존성을 가지므로, 하부막인 제1게이트 유전막(410')이 보다 안정화되어 있으면, 형성되는 산화 알루미늄막 또한 안정적인 화학 조성비와 균일한 막질 두께를 가질 수 있다. 또한, 산화 알루미늄막이 보다 높은 결정도를 가지며 형성될 수 있다.As described above in the first embodiment of the present invention, the second gate dielectric layer 450 may be formed to prevent the lower layer dependency. In more detail, since the aluminum oxide film used as the second gate dielectric film 450 has a lower dependency, when the first gate dielectric film 410 ′, which is a lower film, is more stabilized, the aluminum oxide film formed is also stable chemically. It may have a composition ratio and a uniform film thickness. In addition, an aluminum oxide film can be formed having a higher crystallinity.
따라서, 제1게이트 유전막(410') 및 제2게이트 유전막(450)의 복합막으로 이루어진 전체 게이트 유전막의 신뢰성이 제고될 수 있다. 따라서, 높은 신뢰성이 구현되는 트랜지스터 구조를 얻을 수 있다. 또한, 높은 유전 특성을 가질 수 있어, 트랜지스터의 전기적 특성 개선을 얻을 수 있다.Therefore, the reliability of the entire gate dielectric layer including the composite layer of the first gate dielectric layer 410 ′ and the second gate dielectric layer 450 may be improved. Thus, a transistor structure with high reliability can be obtained. In addition, it can have a high dielectric property, it is possible to obtain an improvement in the electrical characteristics of the transistor.
한편, 본 발명의 제2실시예를 상술한 바와 같이 제1게이트 유전막(410') 및 제2게이트 유전막(450)의 복합막으로 이루어진 게이트 유전막을 형성하는 공정을 예로 들어 설명하였으나, 반도체 기판(300)의 표면에 집적 형성되는 게이트 유전막의 경우에도 본 발명의 유전막을 형성하는 전처리로 불활성 가스 또는 진공 분위기에서 어닐링을 실시하는 단계를 도입할 수 있다. 이 경우, 반도체 기판의 표면에 잔존하는 자연 산화막 등을 습식 세정한 후, 이러한 자연 산화막 등을 안정화시키기 위해서 상기한 바와 같은 어닐링을 수행하는 것이 바람직하다.As described above, the second embodiment of the present invention has been described with reference to a process of forming a gate dielectric film made of a composite film of the first gate dielectric film 410 'and the second gate dielectric film 450 as an example. In the case of the gate dielectric film integrally formed on the surface of 300, a step of annealing in an inert gas or a vacuum atmosphere may be introduced as a pretreatment for forming the dielectric film of the present invention. In this case, after wet cleaning the natural oxide film or the like remaining on the surface of the semiconductor substrate, it is preferable to perform annealing as described above in order to stabilize the natural oxide film or the like.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.As mentioned above, although this invention was demonstrated in detail through the specific Example, this invention is not limited to this, It is clear that the deformation | transformation and improvement are possible by the person of ordinary skill in the art within the technical idea of this invention.
상술한 본 발명에 따르면, 유전막을 형성하기 이전에 전처리로 불활성 가스 분위기 또는 진공 분위기에서 하부막을 어닐링하는 단계를 도입함으로써, 하부막을 안정화시킬 수 있다. 이에 따라, 유전막의 하부막 의존성을 억제할 수 있어 유전막의 신뢰성을 제고할 수 있다.According to the present invention described above, the lower layer can be stabilized by introducing an annealing of the lower layer in an inert gas atmosphere or a vacuum atmosphere as a pretreatment before forming the dielectric film. As a result, the dependency of the lower layer on the dielectric film can be suppressed, thereby improving the reliability of the dielectric film.
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2000
- 2000-04-12 KR KR1020000019256A patent/KR20010095838A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431306B1 (en) * | 2002-08-30 | 2004-05-12 | 주식회사 하이닉스반도체 | Method for formig gate of semiconductor device using gate oxide made of double film of aluminium oxide and yttrium oxynitride |
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