KR100373819B1 - Thin film capacitors and process for making them - Google Patents

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라트나지 라오 콜라
헨리 와이 쿠마가이
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폴 에이 설리반
킹 리엔 타이
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루센트 테크놀러지스 인크
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Abstract

본 발명에서는 아날로그 회로, 고주파 회로(rf circuits) 및 DRAM(dynamic random access memory)과 같은 반도체 집적 회로 디바이스에 사용하기 위한 박막 캐패시터 및 그의 제조 방법을 개시한다. 캐패시터는 약 50㎚ 미만의 유전층 두께(dielectric thickness), 적어도 약 15fF/㎛2의 용량 밀도(capacitance density), 적어도 약 1㎹/㎝의 항복 전계(breakdown field)를 갖는다. 유전 재료는 티타늄(titanium), 니오븀(niobium) 또는 탄탈륨(tantalum)의 금속 산화물이며, 그 금속 산화물은 질소(nitrogen)나 실리콘(silicon)을 또한 포함한다. 기판 상에 또는 기판 상의 제 1 전극 상에 금속을 증착함으로써, 제 1 전극 상에 유전 재료를 형성한다. 그 다음, 금속을 양극 산화시켜 소망하는 두께의 유전 재료를 형성한다. 그 후, 그 유전층 상에 상부 전극(top electrode)을 형성한다. 상부 전극은 유전층의 전기적 특성(예를 들어, 누설 전류(leakage current) 또는 항복 전압(breakdown voltage))을 저하시키지 않는 금속으로 형성한다.The present invention discloses a thin film capacitor for use in a semiconductor integrated circuit device such as analog circuits, high frequency circuits and dynamic random access memory (DRAM) and a manufacturing method thereof. The capacitor has a dielectric thickness of less than about 50 nm, a capacitance density of at least about 15 fF / μm 2 , and a breakdown field of at least about 1 dB / cm. The dielectric material is a metal oxide of titanium, niobium or tantalum, the metal oxide also comprising nitrogen or silicon. By depositing a metal on the substrate or on the first electrode on the substrate, a dielectric material is formed on the first electrode. The metal is then anodized to form a dielectric material of the desired thickness. Thereafter, a top electrode is formed on the dielectric layer. The upper electrode is formed of a metal that does not lower the electrical properties of the dielectric layer (eg, leakage current or breakdown voltage).

Description

캐패시터 및 박막 캐패시터 제조 방법{THIN FILM CAPACITORS AND PROCESS FOR MAKING THEM}Capacitors and thin film capacitors manufacturing method {THIN FILM CAPACITORS AND PROCESS FOR MAKING THEM}

본 발명은 박막 캐패시터(thin film capacitor) 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는 집적 회로 및 다중칩 모듈(multichip module)에서의 박막 캐패시터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to thin film capacitors and methods of manufacturing the same, and more particularly, to thin film capacitors in integrated circuits and multichip modules.

박막 캐패시터는 다양한 반도체 집적 회로 디바이스, 예를 들어, 아날로그 회로, 고주파 회로(rf circuit) 및 DRAM(dynamic random access memory) 등에 사용된다.Thin film capacitors are used in a variety of semiconductor integrated circuit devices such as analog circuits, high frequency circuits and dynamic random access memory (DRAM).

시노하라(Shinohara) 등의 미국 특허 제 5,177,670 호에는 그러한 캐패시터의 유전층(dielectric layer)이 가능한 얇게 형성되어야 한다고 개시되어 있으며, 또한, 유전층의 두께가 100㎚ 이하인 경우에는 양호한 캐패시터를 얻을 수 없을 것이라고 개시되어 있다. 유전막 두께의 하한선을 제한하는 한 가지 이유는 얇은 유전 재료층을 가진 캐패시터의 항복 전계(breakdown field)(즉, 누설 전류(leakage current)가 매우 커지게 되는 전압)가 통상적으로 매우 낮기 때문이다.U.S. Patent No. 5,177,670 to Shinohara et al. Discloses that the dielectric layer of such capacitors should be as thin as possible, and also discloses that a good capacitor cannot be obtained when the thickness of the dielectric layer is 100 nm or less. have. One reason for limiting the lower limit of the dielectric film thickness is that the breakdown field (ie, the voltage at which the leakage current becomes very large) of a capacitor with a thin layer of dielectric material is typically very low.

J. Electrochem. Soc.,(Vol. 143, No. 3(1996. 3)) 977∼983쪽의 "Leakage Current Mechanism of Amorphous and Polycrystalline Ta2O5Films Grown by Chemical Vapor Deposition"이란 제목을 가진 아오야마 티(Aoyama, T.) 등의 논문에는 박막 캐패시터(즉, Ta2O5막의 두께가 85㎚ 임)가 개시되어 있는데, 이 박막 캐패시터의 항복 전압은 게이트에 양의 바이어스(positive bias)가 걸릴 때에는 2V보다 작고, 캐패시터에 음의 바이어스(negative bias)가 걸릴 때에는 약 3V로 되었다. 아오야마등의 논문에 따르면, 그 캐패시터는 Ta2O5막을 증착하고, 그 막을 통해 흐르는 누설 전류를 감소시키기 위해 그 막을 산화시키는 것에 의해 형성된다. 그러나, Ta2O5막을 산화시키는 동안 하부의 실리콘이 산화되는 것을 방지하기 위해 Ta2O5하부의 실리콘 전극을 질화시킨다. 그 결과 Ta2O5의 단일 층보다 작은 유효 유전 상수(effective dielectric constant)를 가진 Ta2O5및 실리콘 질화물(silicon nitride)(Si3N4)로 된 이중 층의 유전층이 형성된다. J. Electrochem. Soc. (Vol. 143, No. 3 (1996. 3)) Aoyama, T. entitled "Leakage Current Mechanism of Amorphous and Polycrystalline Ta 2 O 5 Films Grown by Chemical Vapor Deposition" on pages 977-993. In the paper, the thin film capacitor (that is, the thickness of the Ta 2 O 5 film is 85 nm) is disclosed, and the breakdown voltage of the thin film capacitor is less than 2V when the gate is subjected to a positive bias, and the capacitor When the negative bias (negative bias) is applied to about 3V. According to Aoyama et al., The capacitor is formed by depositing a Ta 2 O 5 film and oxidizing the film to reduce leakage current flowing through the film. However, the silicon electrode under Ta 2 O 5 is nitrided to prevent the underlying silicon from being oxidized while oxidizing the Ta 2 O 5 film. As a result, the dielectric layer is formed of a double layer of a Ta 2 O 5 and the silicon nitride (silicon nitride) (Si 3 N 4) having a Ta 2 O single layer is less effective dielectric constant (effective dielectric constant) than five.

아오야마 티 등의 논문에서는 Ta2O5막을 통해 흐르는 누설 전류의 감소를 위해 그 막을 산화시킬 때 하부 실리콘을 질화시켜서 그의 산화를 방지하였다. "Jpn. J. Appl. Phys.,(Vol. 33:1:12A(1994))"의 6691∼6698쪽에 "Microstructure and Electrical Properties of Tantalum Oxide Thin Film Prepared by Electron Cyclotron Resonance Plasma-Enhanced Chemical Vapor Deposition"이란 제명으로 게재된 김 아이(Kim, I) 등의 논문에서 볼 수 있듯이, Ta2O5/SiO2층의 유효 유전 상수는 Ta2O5의 유전 상수보다 작다. 캐패시터의 용량 밀도(capacitance density)는 다음 식에 의해서 결정된다.In a paper by Aoyama, et al., The lower silicon was nitridated when the film was oxidized to reduce leakage current flowing through the Ta 2 O 5 film, thereby preventing its oxidation. "Microstructure and Electrical Properties of Tantalum Oxide Thin Film Prepared by Electron Cyclotron Resonance Plasma-Enhanced Chemical Vapor Deposition" on pages 6691-6698 of Jpn. J. Appl. Phys. , (Vol. 33: 1: 12A (1994)). It is as shown in the literature, such as the Long eye showing the expulsion (Kim, I), Ta 2 O 5 / SiO effective dielectric constant of the second layer is smaller than the dielectric constant of Ta 2 O 5. The capacitance density of the capacitor is determined by the following equation.

여기서, C/A는 용량 밀도이고, ε0는 유전율 상수(permittivity constant)이며, εr는 캐패시터 유전층의 상대 유전 상수(relative dielectric constant)이고, t는 유전층의 두께이다. 따라서, 유전층의 두께가 주어진 경우, 유전 상수가 작은 유전 재료의 캐패시터는 유전 상수가 큰 유전 재료의 캐패시터에 비해 작은 캐패시터의 용량 밀도를 갖는다. 또한, 용량 밀도와 유전층의 두께는 역의 관계를 가지며, 캐패시터용의 유전 재료가 얇을 수록 용량 밀도가 높아진다.Where C / A is the capacitance density, ε 0 is the permittivity constant, ε r is the relative dielectric constant of the capacitor dielectric layer, and t is the thickness of the dielectric layer. Thus, given the thickness of the dielectric layer, the capacitor of the dielectric material having a low dielectric constant has a capacity density of the smaller capacitor as compared to the capacitor of the dielectric material having a high dielectric constant. In addition, the capacity density and the thickness of the dielectric layer have an inverse relationship, and the thinner the dielectric material for the capacitor, the higher the capacity density.

따라서, 두께가 100㎚ 미만이고 유전 상수가 큰 재료의 층을 가지며 원하는 정도의 누설 전류 및 항복 전압을 가진 캐패시터가 필요하다.Therefore, there is a need for a capacitor having a thickness of less than 100 nm and having a high dielectric constant and having a desired degree of leakage current and breakdown voltage.

본 발명은 적어도 약 7nm 이상이되, 약 50nm보다는 작은 두께의 티타늄 산화물(titanium oxide), 탄탈륨 산화물(tantalum oxide) 또는 니오븀 산화물(niobium oxide) 유전층을 구비하는 캐패시터로서, 유사한 두께를 갖는 종래의 캐패시터에 비해 전류-전압 특성이 우수한 캐패시터에 관한 것이다(즉, 본 발명에 따른 캐패시터는 적어도 약 15fF/㎛2의 용량 밀도와 1메가볼트(㎹)/㎝의 항복 전계를 갖는다.). 또한, 본 발명은 얇은(즉, 두께가 50㎚ 미만인) 금속 산화물 유전층을 구비하는 캐패시터의 제조 프로세스에 관한 것이다. 소정의 실시예에서, 이들 금속 산화물(예를 들면, 티타늄 산화물, 탄탈륨 산화물 또는 니오븀 산화물)은 질소나 실리콘도 포함한다.The present invention is a capacitor having a titanium oxide, tantalum oxide or niobium oxide dielectric layer having a thickness of at least about 7 nm or more but less than about 50 nm, and having a similar thickness in a conventional capacitor having a similar thickness. It relates to a capacitor having better current-voltage characteristics (ie, the capacitor according to the present invention has a capacity density of at least about 15 fF / μm 2 and a breakdown field of 1 megavolt / cm). The present invention also relates to a process for manufacturing a capacitor having a thin (ie less than 50 nm thick) metal oxide dielectric layer. In certain embodiments, these metal oxides (eg, titanium oxide, tantalum oxide, or niobium oxide) also include nitrogen or silicon.

프로세스에 있어서, 금속 함유층(metal-containing layer)을 절연 기판 또는 반절연(semi-insulating) 기판(즉, 통상적인 기판, 예를 들면, 실리콘 기판, 유리(glass), 세라믹(ceramic), 캡톤(kapton) 또는 당업자에게 잘 알려진 다른 적절한 기판의 산화된 표면)상에 증착하거나, 그러한 기판 상에 형성된 제 1 전극(first electrode)상에 증착한 후, 양극 산화시킨다. 양극 산화 공정(anodic oxidation)에 있어서는, 재료(예를 들어, 금속)를 용액(solution) 중에 배치하고 용액에 전극을 접촉시킨다. 용액에 전압을 인가하는데, 이 때, 용액 중의 금속은 양극(anode)으로서 작용하므로 그 금속은 산화된다. 양극 산화 공정에 대한 조건 및 재료는 당업자에게 잘 알려져 있다.In a process, a metal-containing layer may be used for insulating or semi-insulating substrates (i.e., conventional substrates such as silicon substrates, glass, ceramics, Kapton). or oxidized surface of a suitable substrate well known to those skilled in the art) or on a first electrode formed on such a substrate, followed by anodization. In anodic oxidation, a material (eg metal) is placed in a solution and the electrode is brought into contact with the solution. A voltage is applied to the solution, where the metal in the solution acts as an anode so that the metal is oxidized. Conditions and materials for the anodic oxidation process are well known to those skilled in the art.

양극 산화 공정은 저온(즉, 통상적으로 대략 200℃ 미만)에서 수행되기 때문에, 본 발명에 따른 프로세스는 디바이스 제조를 위한 저온 공정에 적합하다. 따라서, 유전 재료를 실리콘 함유(silicon-containing) 전극(임의의 DRAM 디바이스에서는 하부 전극이 도핑된 실리콘 전극임)상에 형성하는 본 발명의 실시예들에서는, 상부의 금속층에 대해 양극 산화 공정을 수행하는 동안 하부의 실리콘이 실질적으로 산화되지 않는다. 유전 재료를 알루미늄(Al)과 같은 금속 전극(집적 회로 디바이스 및 멀티칩 모듈(multichip modules)에서는 하부 전극이 통상적으로 금속임) 상에 형성하는 경우, 양극 산화 공정이 저온에서 수행되므로, 알루미늄은 양극 산화 공정에 의한 영향을 받지 않는다. 종래 기술의 프로세스에 있어서, 알루미늄은 유전 재료의 누설 특성(leakage characteristics)을 개선하기 위해 유전 재료를 어닐링(anneal)하는 고온 조건에 놓일 때 녹거나(melted) 다른 형태로 변형된다.Since the anodic oxidation process is carried out at low temperatures (ie typically below about 200 ° C.), the process according to the invention is suitable for low temperature processes for device fabrication. Thus, in embodiments of the present invention in which the dielectric material is formed on a silicon-containing electrode (the lower electrode is a doped silicon electrode in any DRAM device), an anodizing process is performed on the upper metal layer. While the underlying silicon is not substantially oxidized. When the dielectric material is formed on a metal electrode such as aluminum (Al) (the lower electrode is typically a metal in integrated circuit devices and multichip modules), the anodic oxidation process is performed at low temperatures, so that aluminum is the anode It is not affected by the oxidation process. In prior art processes, aluminum melts or otherwise deforms when subjected to high temperature conditions that anneal the dielectric material to improve the leakage characteristics of the dielectric material.

본 발명의 일 실시예에서는, 제 1 전극을 절연 기판 또는 반절연 기판, 예를 들어 실리콘 기판의 산화된 표면상에 형성한다. 제 1 전극을 형성하는 재료로는 금속과 같은 적절한 전도성의 통상적인 재료를 사용한다. 캐패시터가 DRAM 디바이스에 사용되는 본 발명의 실시예에서, 제 1 전극으로서는 도핑된 실리콘 전극이나 금속 전극이 사용된다.In one embodiment of the present invention, the first electrode is formed on an oxidized surface of an insulating substrate or semi-insulating substrate, for example a silicon substrate. As a material for forming the first electrode, a conventional material of appropriate conductivity such as metal is used. In the embodiment of the present invention in which a capacitor is used in a DRAM device, a doped silicon electrode or a metal electrode is used as the first electrode.

유전층을 제 1 전극 상에 다음과 같이 형성한다. 먼저, 통상적인 증착 기법을 사용해서 캐패시터의 제 1 전극 상에 금속, 예를 들어, 티타늄(Ti), 질화 티타늄(TiNx), 규화 티타늄(TiSix), 탄탈륨(Ta), 질화 탄탈륨(TaNx), 규화 탄탈륨(TaSix), 니오븀(Nb) 또는 질화 니오븀(NbNx)을 증착한다. 금속층의 두께는 적어도 소망하는 유전층의 두께 이상으로 한다. 그 다음, 티타늄 함유층, 탄탈륨 함유층 또는 니오븀 함유층을 양극 산화시켜, 이산화 티타늄(TiO2) 또는 질산화 티타늄(titanium oxynitride), 5산화 니오븀(Nb2O5) 또는 질산화 니오븀(niobium oxynitride), 5산화 탄탈륨(Ta2O5), 규산화 탄탈륨(tantalum silicon oxide) 또는 질소로 도핑된 5산화 탄탈륨(Ta2O5Ny) 층을 형성한다. 또한, 양극 처리가 용이하며 유전율이 높은 유전 재료(예를 들어, 하프늄(hafnium))도 적합할 것으로 생각된다. 양극 산화되는 부분의 두께는 대략 50㎚ 미만이며, 적어도 약 7㎚인 것이 바람직하다. 층의 산화되지 않는 부분(존재하는 경우)은 캐패시터의 제 1 전극의 일부로서 작용하며, 금속층의 두께는 적어도 결과하는 유전층의 두께 이상으로 된다.A dielectric layer is formed on the first electrode as follows. First, a metal, for example titanium (Ti), titanium nitride (TiN x ), titanium silicide (TiSi x ), tantalum (Ta), tantalum nitride (TaN) is deposited on the first electrode of the capacitor using conventional deposition techniques. x ), tantalum silicide (TaSi x ), niobium (Nb) or niobium nitride (NbN x ). The thickness of the metal layer is at least equal to the thickness of the desired dielectric layer. Then, the titanium containing layer, the tantalum containing layer or the niobium containing layer are anodized to make titanium dioxide (TiO 2 ) or titanium oxynitride, niobium pentoxide (Nb 2 O 5 ) or niobium oxynitride, tantalum pentoxide. (Ta 2 O 5 ), tantalum silicon oxide or tantalum pentoxide (Ta 2 O 5 N y ) layer doped with nitrogen is formed. It is also contemplated that dielectric materials (eg hafnium) that are easy to anodize and have a high dielectric constant are also suitable. The thickness of the part to be anodized is less than approximately 50 nm, preferably at least about 7 nm. The non-oxidized portion (if present) of the layer acts as part of the first electrode of the capacitor and the thickness of the metal layer is at least equal to the thickness of the resulting dielectric layer.

그 다음, 캐패시터의 제 2(상대(counter)) 전극을 유전층 상에 형성한다. 상대 전극용의 재료로서는 통상적인 금속(예를 들어, 텅스텐, 질화 티타늄, 질화 탄탈륨 및 크롬)이 적합하다. 프로세스들에서는, 유전층 상에 상대 전극을 형성한 후에 디바이스에 대해 고온 어닐링을 행한다. 이들 프로세스에 있어서, 열적 어닐링 조건 하에서 인접하는 유전층과 반응하게 될 (알루미늄과 같은) 금속은 제 2 전극의 재료로서 부적합하다. 그러나, 장벽 금속(barrier metal)을 유전층 상에 먼저 형성한 다음에 그 장벽 금속층 상에 반응성 금속층(reactive metal layer)을 형성하는 경우라면, 알루미늄과 같은 금속은 그러한 프로세스에 의해 형성되는 디바이스에 유용하다. 유전층 상에 두 개의 금속층이 형성된 캐패시터는 소정의 애플리케이션에 유익하다. 예를 들어, 텅스텐(W)층 상에 알루미늄층이 형성된 캐패시터는 상대 전극 상에 알루미늄층이 형성되지 않은 캐패시터보다 고 주파수 성능(high frequency performance)이 더 우수하다.A second (counter) electrode of the capacitor is then formed on the dielectric layer. As the material for the counter electrode, conventional metals (for example, tungsten, titanium nitride, tantalum nitride and chromium) are suitable. In processes, high temperature annealing is performed on the device after forming the counter electrode on the dielectric layer. In these processes, the metal (such as aluminum) that will react with the adjacent dielectric layer under thermal annealing conditions is unsuitable as the material of the second electrode. However, if a barrier metal is first formed on the dielectric layer and then a reactive metal layer is formed on the barrier metal layer, a metal such as aluminum is useful for devices formed by such a process. . Capacitors with two metal layers formed on the dielectric layer are beneficial for certain applications. For example, a capacitor having an aluminum layer formed on a tungsten (W) layer has better high frequency performance than a capacitor having no aluminum layer formed on a counter electrode.

이러한 결과로 형성된 캐패시터는 적어도 약 15fF/㎛2의 용량 밀도와 적어도 약 1㎹/㎝의 항복 전계를 갖는다. 이 때, 항복 전계는 적어도 약 3㎹/㎝인 것이 바람직하다.The resulting capacitor has a capacity density of at least about 15 fF / μm 2 and a breakdown field of at least about 1 dB / cm. At this time, the yield electric field is preferably at least about 3 dB / cm.

본 발명의 일 실시예에 있어서, 본 발명의 캐패시터는, 산화된 실리콘 기판 상에 알루미늄을 스퍼터 증착(sputter deposition)하여 제 1 전극을 형성함에 의해 형성된다. 그 다음, (고주파 스퍼터링(rf sputtering)과 같은) 통상적인 기법을 사용해서, 알루미늄 상에 약 100nm 내지 약 600㎚ 두께의 질화 탄탈륨(TaNx)을 증착한다. 그리고 나서, 그 TaNx를 양극 산화시켜 약 50㎚ 이하의 두께를 갖는 Ta2O5Ny의 유전 영역을 형성한다. 그 다음, 이 유전 재료 상에 금속층을 증착하여 캐패시터의 상대 전극(counter electrode)을 형성한다.In one embodiment of the present invention, the capacitor of the present invention is formed by sputter deposition of aluminum on an oxidized silicon substrate to form a first electrode. Then, about 100 nm to about 600 nm thick tantalum nitride (TaN x ) is deposited on aluminum using conventional techniques (such as high frequency sputtering). The TaN x is then anodized to form a dielectric region of Ta 2 O 5 N y having a thickness of about 50 nm or less. A metal layer is then deposited on this dielectric material to form the counter electrode of the capacitor.

본 발명에 따른 캐패시터는 순방향 바이어스(forward bias) 또는 역방향 바이어스(reverse bias)가 걸릴 때 실질적으로 동일한 특성을 갖는다. 또한, 본 발명에 따른 캐패시터는 누설 전류 밀도(leakage current density)가 낮기 때문에(즉, 결함 밀도(defect density)가 낮기 때문에), 종래의 캐패시터보다 큰 면적을 갖는 캐패시터를 형성할 수 있다. 또한, 금속의 양극 산화 공정이 비교적 저온에서 이루어지기 때문에, 본 발명의 프로세스는, 유전 재료의 누설 전류 밀도를 감소시키기 위해 종래 기술에서 통상적으로 사용하는 고온 어닐링 공정을 적용할 수 없는 캐패시터를 기판 상에 형성하는 경우에 유용하다.The capacitor according to the present invention has substantially the same characteristics when subjected to forward bias or reverse bias. In addition, since the capacitor according to the present invention has a low leakage current density (i.e., a low defect density), it is possible to form a capacitor having a larger area than a conventional capacitor. In addition, because the anodic oxidation process of the metal is performed at a relatively low temperature, the process of the present invention provides a capacitor on the substrate which cannot apply the high temperature annealing process conventionally used in the prior art to reduce the leakage current density of the dielectric material. It is useful when forming on.

도 1은 본 발명에 따라 박막 캐패시터를 제조하는 단계들을 도시한 흐름도,1 is a flow chart showing the steps of manufacturing a thin film capacitor in accordance with the present invention;

도 2는 도 1에 도시된 방법에 따라 제조한 박막 캐패시터의 일실시예를 도시한 단면도,2 is a cross-sectional view showing an embodiment of a thin film capacitor manufactured according to the method shown in FIG.

도 3은 DRAM 디바이스에 사용하기에 적합한 본 발명에 따른 캐패시터의 단면도,3 is a cross-sectional view of a capacitor in accordance with the present invention suitable for use in a DRAM device;

도 4는 9㎚ 두께의 Ta2O5Ny유전층을 갖되 면적이 서로 다른 두 캐패시터의 직류 전류-전압(DC I-V) 특성도.4 is a direct current-voltage (DC IV) characteristic diagram of two capacitors having 9 nm thick Ta 2 O 5 N y dielectric layers having different areas.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

105, 205 : 실리콘 기판110, 210 : 산화 표면105, 205: silicon substrate 110, 210: oxide surface

120, 220 : 제 1 전극130, 230 : 금속층120, 220: first electrode 130, 230: metal layer

140, 240 : 유전층150, 250 : 제 2 전극140, 240: dielectric layer 150, 250: second electrode

100, 200 : 캐패시터100, 200: capacitor

도면을 참조하면, 도 1은 본 발명의 예시적인 박막 캐패시터를 제조하기 위한 흐름도로서, 예시적인 박막 캐패시터가 도 2에 도시된다. 제 1 단계(10)는 도 2에 도시된 실리콘 기판(105)의 일부를 산화시켜 실리콘 기판(105) 상에 SiO2의 절연층(110)을 형성한다. 당업자에게 잘 알려진 통상적인 방안을 이용하여(예를 들어, 산소 함유 대기 중에서 적어도 약 1000℃의 온도로 실리콘 기판을 가열하여) 실리콘을 산화시킨다. 이 때, 조건들을 조절하여 SiO2의 두께를 약 0.1㎛ 내지 약 5㎛로하는 것이 바람직하다.Referring to the drawings, FIG. 1 is a flow chart for manufacturing an exemplary thin film capacitor of the present invention, an exemplary thin film capacitor being shown in FIG. The first step 10 oxidizes a portion of the silicon substrate 105 shown in FIG. 2 to form an insulating layer 110 of SiO 2 on the silicon substrate 105. Silicon is oxidized using conventional methods well known to those skilled in the art (eg, by heating the silicon substrate to a temperature of at least about 1000 ° C. in an oxygen containing atmosphere). At this time, it is preferable to adjust the conditions so that the thickness of SiO 2 is about 0.1 μm to about 5 μm.

다른 실시예에 있어서, 실리콘 기판 상에 질화 실리콘과 같은 절연 재료층을 형성한다. 실리콘 기판 상에 질화 실리콘을 증착하는 방법은 당업자에게 잘 알려져 있다. 예를 들어, 질화 실리콘막은 때로는 화학 기상 증착법(chemical vapor deposition; CVD)에 의해 증착된다.In another embodiment, an insulating material layer, such as silicon nitride, is formed on the silicon substrate. Methods of depositing silicon nitride on silicon substrates are well known to those skilled in the art. For example, silicon nitride films are sometimes deposited by chemical vapor deposition (CVD).

그 다음, 단계(20)에서 캐패시터(100)의 제 1 전극인 금속층(120)을 SiO2층 상에 형성한다. 이 때, 적합한 금속의 예로서는 Al, Ta, Ti, TaNx, TiNx, TiSx, Ta2Si 및 Nb가 있다. 제 1 전극(120)의 두께는 약 0.1㎛ 내지 약 1㎛이다. 제 1 전극(120)을 스퍼터 증착으로 형성하는 것이 바람직하다. 스퍼터 증착에 대한 조건은 당업자에게 잘 알려져 있다. 알루미늄에 대한 예시적인 스퍼터링 조건은 10㎾의 전력과 20sccm의 아르곤(Argon)이다. 그리고, 그 알루미늄층에 대한 예시적인 두께는 약 0.1㎛ 내지 약 1㎛이다.Next, in step 20, a metal layer 120, which is the first electrode of the capacitor 100, is formed on the SiO 2 layer. At this time, examples of suitable metals include Al, Ta, Ti, TaN x , TiN x , TiS x , Ta 2 Si, and Nb. The thickness of the first electrode 120 is about 0.1 μm to about 1 μm. It is preferable to form the first electrode 120 by sputter deposition. Conditions for sputter deposition are well known to those skilled in the art. An example sputtering condition for aluminum is 10 kW of power and 20 sccm of Argon. And an exemplary thickness for the aluminum layer is from about 0.1 μm to about 1 μm.

본 발명의 소정의 실시예들에 있어서, 제 1 전극을 단지 그의 일부 두께에 걸쳐 양극 처리해서 유전층을 형성한다. 이들 실시예에서, 양극 처리되지 않은 금속은 제 1 전극의 일부로서 작용하거나(이 경우 유전층의 금속 전구체(precursor)는 제 1 전극 상에 형성됨) 제 1 전극의 전체로서 작용한다(이 경우 유전층의 금속 전구체는 기판 상에 직접 형성됨). 도 1에 도시되고 본 명세서에서 설명하는 실시예에 있어서, 유전층의 금속 전구체를 제 1 전극(120) 상에 형성한다.In certain embodiments of the present invention, the first electrode is only anodized over some thickness thereof to form the dielectric layer. In these embodiments, the unanodized metal acts as part of the first electrode (in which case a metal precursor of the dielectric layer is formed on the first electrode) or as a whole of the first electrode (in this case Metal precursors are formed directly on the substrate). In the embodiment shown in FIG. 1 and described herein, the metal precursor of the dielectric layer is formed on the first electrode 120.

그 다음, 단계(30)에서는 니오븀 함유층, 티타늄 함유층 또는 탄탈륨함유층(130)을 캐패시터(100)의 제 1 전극(120) 상에 형성한다. 이 때, 그 층은 캐패시터의 제 1 전극 상에 Nb, NbNx, Ti, TiNx, TiSx, Ta, TaNx또는 Ta2Si를 스퍼터 증착하여 형성한다. 예를 들어, TaNx층은 20sccm 아르곤 및 약 2sccm 내지 약 10sccm 질소(N2)의 가스 흐름과 4㎾의 전력을 사용하는 마그네트론 반응성 스퍼터링(magnetron reactive sputtering)으로 형성한다. 이 때, TaNx막 내의 질소 농도(nitrogen concentration)는 약 8 내지 약 33 원자 퍼센트(atomic percent)로서, 증착 공정이 수행되는 동안 아르곤과 질소 가스의 유속(flow rate)을 변화시켜 얻을 수 있다. 다른 재료를 증착할 때에도 유사한 조건을 사용한다(질소를 함유하지 않는 유전체 막을 형성할 경우에는 질소를 공급하지 않는다.). 본 발명의 프로세스에 있어서 증착된 니오븀 함유 재료, 티타늄 함유 재료 또는 탄탈륨 함유 재료의 두께는 소망하는 두께(대략 50㎚ 미만)의 유전층을 제공하기에 충분하다. 이 때, 유전층의 두께는 최소한 약 7㎚인 것이 바람직하다. 만일 증착된 금속층의 두께가 소망하는 유전층의 두께보다 두꺼우면, 차후에 금속층의 소정의 일부만을 산화시켜 유전층을 소망하는 두께로 형성한다. 도 2에 도시된 실시예에서, 층(130)의 산화되지 않은 부분은 하부 금속층(120)과 함께 복합적인 제 1 캐패시터 전극을 형성한다.Next, in step 30, a niobium-containing layer, a titanium-containing layer, or a tantalum-containing layer 130 is formed on the first electrode 120 of the capacitor 100. At this time, the layer is formed by sputter deposition of Nb, NbN x , Ti, TiN x , TiS x , Ta, TaN x or Ta 2 Si on the first electrode of the capacitor. For example, the TaN x layer is formed by magnetron reactive sputtering using a gas flow of 20 sccm argon and about 2 sccm to about 10 sccm nitrogen (N 2 ) and 4 kW of power. At this time, the nitrogen concentration in the TaN x film is about 8 to about 33 atomic percent, which can be obtained by changing the flow rate of argon and nitrogen gas during the deposition process. Similar conditions are used to deposit other materials (nitrogen is not supplied when forming a nitrogen-free dielectric film). The thickness of the deposited niobium containing material, titanium containing material or tantalum containing material in the process of the present invention is sufficient to provide a dielectric layer of a desired thickness (approximately less than 50 nm). At this time, the thickness of the dielectric layer is preferably at least about 7 nm. If the thickness of the deposited metal layer is thicker than the desired dielectric layer, only a portion of the metal layer is subsequently oxidized to form the dielectric layer to a desired thickness. In the embodiment shown in FIG. 2, the non-oxidized portion of layer 130 together with the bottom metal layer 120 forms a composite first capacitor electrode.

그 다음, 단계(40)에서, 니오븀 함유층, 티타늄 함유층 또는 탄탈륨 함유층(130)을 양극 산화시켜 유전 재료(140)를 형성한다. 양극화 공정(anodization)은 당업자에게 잘 알려진 기법이며, 양극화 공정에 대한 통상적인 재료 및 조건들은 적합한 것으로서 생각된다. 예를 들어, 금속의 양극화 공정은 백금 전극(platinum electrode)을 사용하는 0.01 중량 퍼센트(weight percent)의 구연산 용액(citric acid solution) 중에서 수행한다. 침지 시간(soak time)을 약 1시간으로 한 상태에서, 탄탈륨 함유 금속에 대한 예시적인 양극화 전압은 3V 내지 30V이다. 이 때, 양극화 처리에 의해 형성되는 유전체 막의 두께는 볼트당 약 1.6 내지 약 2㎚이다. 당업자라면 다른 유전 재료에 대한 전압과 두께를 쉽게 확정할 수 있을 것이다. 전술한 바와 같이, 층(130)을 완전히 산화시킬 필요는 없다. 그러나, 소망하는 두께의 유전층을 형성 수 있을 정도로 충분하게 층(130)을 산화시켜야만 한다.Next, in step 40, the niobium-containing layer, titanium-containing layer, or tantalum-containing layer 130 is anodized to form dielectric material 140. Anodization is a technique well known to those skilled in the art, and conventional materials and conditions for the anodization process are considered suitable. For example, the metal polarization process is carried out in 0.01 weight percent citric acid solution using a platinum electrode. With a soak time of about 1 hour, exemplary polarization voltages for tantalum containing metals are 3V to 30V. At this time, the thickness of the dielectric film formed by the anodization treatment is about 1.6 to about 2 nm per volt. Those skilled in the art will be able to easily determine the voltage and thickness for other dielectric materials. As mentioned above, it is not necessary to fully oxidize layer 130. However, the layer 130 must be oxidized enough to form a dielectric layer of a desired thickness.

금속을 증착하고 그 증착된 금속을 양극 산화 공정을 통해 유전 재료로 변환함으로써, 유전 재료의 두께가 균일하게 되는 부수적인 효과를 얻을 수 있다. CVD와 같은 종래의 증착 기법을 사용해서 유전 재료를 증착시킨 경우에는 결과하는 유전층이 5% 정도의 두께 편차 변화를 갖는데 반해, 본 발명에 따른 유전층은 두께 편차가 대략 1% 로서 균일한 두께를 갖는다.By depositing a metal and converting the deposited metal into a dielectric material through an anodic oxidation process, the side effect of making the dielectric material uniform in thickness can be obtained. When the dielectric material is deposited using a conventional deposition technique such as CVD, the resulting dielectric layer has a variation in thickness variation of about 5%, whereas the dielectric layer according to the present invention has a uniform thickness with a thickness variation of approximately 1%. .

다음, 단계(50)에 있어서, 양극화된 층(anodized layer) 상에 캐패시터(100)의 제 2 전극(150)을 형성한다. 제 2 전극은 스퍼터 증착과 같은 통상적인 기법을 사용해서 텅스텐, 질화 티타늄, 질화 탄탈륨 또는 크롬과 같은 통상적인 재료로 형성한다. 이 때, 캐패시터의 제 1 전극을 형성하는 데 사용되었던 스퍼터 조건은 캐패시터의 제 2 전극을 형성하는 데에도 유용하다.Next, in step 50, the second electrode 150 of the capacitor 100 is formed on the anodized layer. The second electrode is formed of a conventional material such as tungsten, titanium nitride, tantalum nitride or chromium using conventional techniques such as sputter deposition. At this time, the sputtering condition used to form the first electrode of the capacitor is also useful for forming the second electrode of the capacitor.

본 발명의 제 2 실시예에서, 캐패시터는 DRAM 디바이스 내에 포함된다. 전술한 바와 같이, DRAM 디바이스에서는, 통상적인 금속 전극 외에도 선택 사양적으로 도핑된 실리콘 전극이 제 1 전극으로서 사용된다. 그러한 디바이스의 일 예가 도 3에 도시되며, 캐패시터(200)는 통상적인 실리콘 기판(205)의 산화된 표면(210) 상에 형성된다. 즉, 실리콘 기판(205)의 산화된 표면(210)에는 도핑된 실리콘 전극(220)이 형성되고, 그 도핑된 실리콘 전극(220)상에는 금속층(230)이 형성된다. 적어도 금속층(230)의 일부가 양극 산화되어 유전층(240)을 형성한다. 그 다음, 유전층(240) 상에 제 2 금속 전극(250)을 형성함으로써 캐패시터(200)가 완성된다. 본 실시예에서, 본 발명에 따른 프로세스는 실리콘 전극(220)이 산화되지 않게 된다는 추가적인 이점을 제공한다. 전술한 바와 같이, 실리콘 전극이 산화된다면, 최종 형성된 캐패시터의 용량 밀도가 감소된다.In a second embodiment of the present invention, a capacitor is included in a DRAM device. As mentioned above, in DRAM devices, in addition to the conventional metal electrodes, an optionally doped silicon electrode is used as the first electrode. One example of such a device is shown in FIG. 3, and capacitor 200 is formed on the oxidized surface 210 of a conventional silicon substrate 205. That is, the doped silicon electrode 220 is formed on the oxidized surface 210 of the silicon substrate 205, and the metal layer 230 is formed on the doped silicon electrode 220. At least a portion of the metal layer 230 is anodized to form the dielectric layer 240. Next, the capacitor 200 is completed by forming the second metal electrode 250 on the dielectric layer 240. In this embodiment, the process according to the present invention provides the additional advantage that the silicon electrode 220 is not oxidized. As mentioned above, if the silicon electrode is oxidized, the capacitance density of the finally formed capacitor is reduced.

전술한 바와 같이, 캐패시터의 용량 밀도는 캐패시터의 유전 상수와 유전율 상수를 곱한 값을 유전층의 두께로 나눈 값과 같다. 그 한계 이하일 경우에 유전 재료의 누설 특성이 바람직하지 않게 높아지게 되는 유전 재료 두께의 실제적인 하한이 존재하므로, 소망하는 정도의 큰 용량 밀도를 제공하는 적절히 큰 유전 상수의 유전 재료가 요구된다.As described above, the capacitance density of the capacitor is equal to the value obtained by multiplying the dielectric constant and the dielectric constant of the capacitor by the thickness of the dielectric layer. Since there is a practical lower limit of the thickness of the dielectric material where the leakage property of the dielectric material becomes undesirably higher than that limit, there is a need for a dielectric material of a moderately large dielectric constant that provides a desired large capacity density.

예를 들어, Ta2O5Nx유전층을 가진 캐패시터가 적어도 15fF/㎛2의 특정된 용량 밀도를 갖기 위해서는, 그 유전층의 두께는 최대 약 12㎚보다 작아야만 한다. 하기의 표 1에는 소망하는 용량 밀도의 캐패시터를 얻는데 필요한 유전층의 두께가 수록된다. 표 1에서 볼 수 있는 바와 같이, 용량 밀도는 유전층의 두께 및 유전 상수의 함수이다.For example, for a capacitor with a Ta 2 O 5 N x dielectric layer to have a specified capacity density of at least 15 fF / μm 2 , the thickness of the dielectric layer must be less than about 12 nm at most. Table 1 below lists the thickness of the dielectric layer needed to obtain a capacitor of the desired capacity density. As can be seen in Table 1, the capacity density is a function of the thickness and dielectric constant of the dielectric layer.

TiO2층과 Nb2O5층을 구비한 캐패시터에 대한 유전층 두께 범위는 이들 재료에 대한 유전 상수의 가능 범위(약 40∼100)에 기초한다. 예를 들어, Nb2O5의 유전 상수가 약 40인 경우, 캐패시터에 15fF/㎛2의 용량 밀도를 제공하기 위한 Nb2O5층의 최대 두께는 23.6㎚이다. 또한, Nb2O5의 유전 상수가 약 100인 경우, 캐패시터에 15fF/㎛2의 용량 밀도를 제공하기 위한 Nb2O5층의 최대 두께는 약 59㎚이다. TiO2와 Nb2O5의 유전 상수는 금속을 스퍼터 증착하는데 사용되는 프로세스 조건과 그 금속을 양극 산화시키는데 사용되는 차후의 조건에 따라 달라진다. 당업자라면 특정한 재료의 유전 상수를 용이하게 확정할 수 있을 것이다.Dielectric layer thickness ranges for capacitors with TiO 2 layers and Nb 2 O 5 layers are based on the possible range of dielectric constants (about 40-100) for these materials. For example, when the dielectric constant of Nb 2 O 5 is about 40, the maximum thickness of the Nb 2 O 5 layer to provide a capacitor with a capacity density of 15 fF / μm 2 is 23.6 nm. In addition, when the dielectric constant of Nb 2 O 5 is about 100, the maximum thickness of the Nb 2 O 5 layer for providing a capacitor with a capacity density of 15 fF / μm 2 is about 59 nm. The dielectric constants of TiO 2 and Nb 2 O 5 depend on the process conditions used to sputter deposit metals and on subsequent conditions used to anodize the metals. Those skilled in the art will be able to easily determine the dielectric constant of a particular material.

도 4에는 9㎚ 두께의 Ta2O5Nx층을 구비한 두 캐패시터의 성능이 도시된다. 각각의 캐패시터는 실리콘 기판 상의 SiO2절연 영역 상에 형성되며, 그 SiO2절연 영역은 1㎛ 두께를 갖는다. 한편, 캐패시터의 제 1 전극은 0.25㎛ 두께의 알루미늄층으로 이루어지고, 그 알루미늄층 상에는 0.4㎛ 두께의 TaNx층이 형성된다. 이TaNx층은 양극화 처리되어 9㎚ 두께의 Ta2O5Nx층을 형성한다. 한편, 캐패시터의 제 2 전극은 약 100㎚ 두께의 텅스텐층으로 이루어지며, 이 텅스텐층 상에는 약 1㎛ 두께의 알루미늄층이 형성된다. 한 캐패시터는 0.04㎟의 면적을 가지며, 다른 하나의 캐패시터는 0.4㎟의 면적을 가진다.4 shows the performance of two capacitors with a 9 nm thick Ta 2 O 5 N x layer. Each capacitor is formed on an SiO 2 insulating region on a silicon substrate, the SiO 2 insulating region having a thickness of 1 μm. On the other hand, the first electrode of the capacitor is made of an aluminum layer of 0.25 μm thick, a TaN x layer of 0.4 μm thick is formed on the aluminum layer. This TaN x layer is anodized to form a 9 nm thick Ta 2 O 5 N x layer. On the other hand, the second electrode of the capacitor is composed of a tungsten layer having a thickness of about 100 nm, and an aluminum layer having a thickness of about 1 μm is formed on the tungsten layer. One capacitor has an area of 0.04 mm 2 and the other has an area of 0.4 mm 2.

캐패시터들의 용량 밀도와 항복 전계에 대한 측정은 다양한 전압에서 그들 캐패시터를 경유하여 흐르는 전류를 측정함으로써 이루어진다. 도 4에는 -5V 내지 5V 범위내의 다양한 전압에서 그들 캐패시터에 흐르는 전류가 도시된다. 따라서, 캐패시터에는 순방향으로도 바이어스되고(양의 전압이 인가되고) 역방향으로도 바이어스된다(음의 전압이 인가된다.). 먼저, 면적이 0.04㎟인 캐패시터의 경우, 약 -4V 내지 약 3V 범위의 전압이 인가되면, 그 캐패시터에 흐르는 전류는 10-7A/㎝ 미만으로 측정된다. 한편, 면적이 0.4㎟인 캐패시터의 경우, 약 -4V 내지 약 2.9V 범위의 전압이 인가되면, 그 캐패시터에 흐르는 전류는 10-7A/㎝ 미만으로 측정된다. 그러나, 그 디바이스에 -4V 미만의(즉, 더욱 음의) 전압이 인가되는 경우에는, 그 캐패시터를 통해 누설 전류가 흐른다. 또한, 그 캐패시터에 약 3V를 초과하는(즉, 면적이 큰 캐패시터의 경우 2.9V를 초과하는) 전압이 인가되는 경우에는, 누설 전류가 캐패시터를 통해 흐른다.Measurements of the capacitance density and the breakdown field of the capacitors are made by measuring the current flowing through those capacitors at various voltages. 4 shows the currents flowing through those capacitors at various voltages in the range of -5V to 5V. Accordingly, the capacitor is biased in the forward direction (positive voltage is applied) and in the reverse direction (negative voltage is applied). First, in the case of a capacitor having an area of 0.04 mm 2, when a voltage in the range of about −4 V to about 3 V is applied, the current flowing in the capacitor is measured to be less than 10 −7 A / cm. On the other hand, for a capacitor having an area of 0.4 mm 2, when a voltage in the range of about −4 V to about 2.9 V is applied, the current flowing through the capacitor is measured to be less than 10 −7 A / cm. However, when a voltage of less than -4V (ie, more negative) is applied to the device, a leakage current flows through the capacitor. In addition, when a voltage greater than about 3 V (ie, greater than 2.9 V for a large area capacitor) is applied to the capacitor, a leakage current flows through the capacitor.

따라서, 도 4에 도시된 바와 같이, 본 발명에 따른 캐패시터들은 그 이상인 경우에 유전 재료를 통해 누설 전류가 흐르게 되는 매우 높은 임계 전압을 갖는다. 또한, 도 4에 도시된 바와 같이, 캐패시터들은 그의 면적에 관계없이 4.4㎹/㎝의동일한 항복 전계를 갖는다. 이로부터 알 수 있듯이, 본 발명에 따른 유전 재료의 결함 밀도는 면적이 큰 캐패시터를 제조할 수 있게 할 정도로 충분히 낮다.Thus, as shown in FIG. 4, the capacitors according to the invention have a very high threshold voltage at which leakage current flows through the dielectric material when above. In addition, as shown in FIG. 4, the capacitors have the same breakdown electric field of 4.4 mA / cm regardless of their area. As can be seen from this, the defect density of the dielectric material according to the present invention is low enough to enable the production of large area capacitors.

본 발명에 따른 캐패시터 및 박막 캐패시터 제조 프로세스에 의하면, 결함 밀도에 영향을 미치는 캐패시터의 누설 전류 밀도를 낮출 수 있어, 종래의 캐패시터보다 큰 면적을 갖는 캐패시터를 형성할 수 있다. 또한, 본 발명에서는 금속의 양극 산화 공정이 상대적으로 저온에서 수행되기 때문에, 고온 어닐링 공정 조건에서는 사용할 수 없는 캐패시터를 기판 상에 형성할 수 있다. 그리고, 순방향 바이어스 또는 역방향 바이어스 조건에 대해 거의 동일한 특성을 갖는 캐패시터를 형성할 수 있다.According to the manufacturing process of the capacitor and the thin film capacitor according to the present invention, the leakage current density of the capacitor which affects the defect density can be lowered, so that a capacitor having a larger area than that of the conventional capacitor can be formed. In addition, in the present invention, since the anodic oxidation process of the metal is performed at a relatively low temperature, a capacitor which cannot be used in the high temperature annealing process conditions can be formed on the substrate. In addition, a capacitor having almost the same characteristics as the forward bias or the reverse bias condition can be formed.

Claims (17)

제 1 전극(first electrode), 상기 제 1 전극상에 티타늄, 질화 티타늄, 니오븀, 질화 니오븀, 탄탈륨, 규화 탄탈륨 및 질화 탄탈륨으로 이루어지는 그룹으로부터 선택된 금속층을 증착하고, 상기 금속을 양극 산화(anodically oxidizing)함에 의해, 상기 제 1 전극 상에 약 50㎚ 이하의 두께로 형성된 유전 재료(dielectric material)층 및 상기 유전 재료층 상에 형성된 제 2 전극(second electrode)을 포함하여 구성하되, 적어도 약 15fF/㎛2의 용량 밀도(capacitance density)와 적어도 약 1㎹/㎝의 항복 전계(breakdown field)를 가지며, 기판 상에 형성되는 캐패시터.Depositing a metal layer selected from the group consisting of a first electrode, a titanium, titanium nitride, niobium, niobium nitride, tantalum, tantalum silicide, and tantalum nitride on the first electrode, and anodically oxidizing the metal. Thereby comprising a dielectric material layer formed on the first electrode with a thickness of about 50 nm or less and a second electrode formed on the dielectric material layer, wherein at least about 15 fF / μm A capacitor formed on a substrate having a capacitance density of 2 and a breakdown field of at least about 1 dB / cm. 제 1 항에 있어서,The method of claim 1, 상기 유전 재료는, 이산화 티타늄(titanium dioxide), 질소 함유(nitrogen-containing) 이산화 티타늄, 규화 티타늄(titanium silicide), 5산화 니오븀(niobium pentoxide), 질소 함유 5산화 니오븀, 5산화 탄탈륨(tantalum pentoxide), 질소 함유 5산화 탄탈륨, 규산화 탄탈륨(tantalum silicon oxide) 및 질소 함유 규산화 탄탈륨으로 이루어지는 그룹 중에서 선택되는 캐패시터.The dielectric material is titanium dioxide, nitrogen-containing titanium dioxide, titanium silicide, niobium pentoxide, nitrogen-containing niobium pentoxide, tantalum pentoxide And a capacitor selected from the group consisting of nitrogen-containing tantalum pentoxide, tantalum silicon oxide and nitrogen-containing tantalum silicate. 제 1 항에 있어서,The method of claim 1, 상기 제 1 전극은 실리콘을 포함하고, 상기 제 1 전극과 상기 유전 재료층 사이에는 기본적으로 산화 실리콘이 삽입되지 않는 캐패시터.Wherein the first electrode comprises silicon, and basically no silicon oxide is inserted between the first electrode and the dielectric material layer. 제 1 항에 있어서,The method of claim 1, 상기 제 1 전극은 금속 전극이고, 상기 제 1 전극과 상기 기판 사이에는 이산화 실리콘(silicon dioxide)의 절연층(insulating layer)이 형성되는 캐패시터.And the first electrode is a metal electrode, and an insulating layer of silicon dioxide is formed between the first electrode and the substrate. 제 2 항에 있어서,The method of claim 2, 상기 유전 재료는, 5산화 탄탈륨 또는 질소로 도핑된(nitrogen-doped) 5산화 탄탈륨이고, 상기 유전 재료의 두께는 약 7㎚ 내지 약 12㎚인 캐패시터.The dielectric material is tantalum pentoxide or tantalum pentoxide doped with nitrogen, and the dielectric material has a thickness of about 7 nm to about 12 nm. 제 1 항에 있어서,The method of claim 1, 상기 항복 전계는 적어도 3㎹/㎝인 캐패시터.And the yield electric field is at least 3 dB / cm. 제 1 항에 있어서,The method of claim 1, 상기 제 2 전극은 적어도 제 1 금속층을 포함하고, 상기 금속은 텅스텐과 크롬으로 이루어지는 그룹으로부터 선택되는 캐패시터.And said second electrode comprises at least a first metal layer, said metal selected from the group consisting of tungsten and chromium. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 2 전극은 상기 제 1 금속층 상에 형성된 제 2 금속층을 더 포함하고, 상기 제 2 금속층은 알루미늄인 캐패시터.The second electrode further includes a second metal layer formed on the first metal layer, wherein the second metal layer is aluminum. 박막 캐패시터를 제조하는 방법에 있어서,In the method of manufacturing a thin film capacitor, 절연 또는 반절연 기판 상에 금속층을 형성하는 단계와,Forming a metal layer on the insulating or semi-insulating substrate, 상기 금속층을 그의 두께의 적어도 일부에 걸쳐서 양극 산화시켜 약 50㎚ 미만의 두께를 가진 유전 재료층을 형성하는 단계, 및Anodizing the metal layer over at least a portion of its thickness to form a dielectric material layer having a thickness of less than about 50 nm, and 상기 유전 재료층 상에 상부 전극을 형성하는 단계Forming an upper electrode on the dielectric material layer 를 포함하는 박막 캐패시터 제조 방법.Thin film capacitor manufacturing method comprising a. 제 9 항에 있어서,The method of claim 9, 상기 금속은 티타늄, 질화 티타늄, 규화 티타늄, 니오븀, 질화 니오븀, 탄탈륨, 규화 탄탈륨 및 질화 탄탈륨으로 이루어지는 그룹으로부터 선택되는 박막 캐패시터 제조 방법.And said metal is selected from the group consisting of titanium, titanium nitride, titanium silicide, niobium, niobium nitride, tantalum, tantalum silicide and tantalum nitride. 제 10 항에 있어서,The method of claim 10, 상기 유전 재료는, 이산화 티타늄, 질산화 티타늄, 규산화 티타늄, 5산화 니오븀, 질산화 니오븀, 5산화 탄탈륨, 규산화 탄탈륨 및 질소로 도핑된 5산화 탄탈륨으로 이루어지는 그룹으로부터 선택되는 박막 캐패시터 제조 방법.The dielectric material is a thin film capacitor manufacturing method selected from the group consisting of titanium dioxide, titanium nitride, titanium silicate, niobium pentoxide, niobium nitride, tantalum pentoxide, tantalum silicate and tantalum pentoxide doped with nitrogen. 제 11 항에 있어서,The method of claim 11, 상기 유전 재료의 두께는 적어도 약 15fF/㎛2의 용량 밀도를 제공하도록 선택되는 박막 캐패시터 제조 방법.Wherein the thickness of the dielectric material is selected to provide a capacity density of at least about 15 fF / μm 2 . 제 11 항에 있어서,The method of claim 11, 상기 기판 상에 하부 전극을 형성하고, 상기 하부 전극 상에 금속층을 형성하는 단계를 더 포함하며, 상기 하부 전극은 그 위에 상기 유전층이 형성될 때 실질적으로 산화되지 않은 채로 남겨지는 실리콘을 포함하는 박막 캐패시터 제조 방법.Forming a lower electrode on the substrate, and forming a metal layer on the lower electrode, wherein the lower electrode comprises silicon thin film that remains substantially unoxidized when the dielectric layer is formed thereon; Capacitor Manufacturing Method. 제 13 항에 있어서,The method of claim 13, 상기 기판 상에 이산화 실리콘의 절연층을 형성하고, 그 위에 하부 전극을 형성하는 단계를 더 포함하고, 상기 하부 전극은 금속 전극인 박막 캐패시터 제조 방법.Forming an insulating layer of silicon dioxide on the substrate, and forming a lower electrode thereon, wherein the lower electrode is a metal electrode. 제 13 항에 있어서,The method of claim 13, 상기 유전 재료는 5산화 탄탈륨 또는 질소로 도핑된 5산화 탄탈륨이고, 두께는 약 7㎚ 내지 약 12㎚인 박막 캐패시터 제조 방법.The dielectric material is tantalum pentoxide or tantalum pentoxide doped with nitrogen and has a thickness of about 7 nm to about 12 nm. 제 9 항에 있어서,The method of claim 9, 상기 상부 전극은 적어도 제 1 금속층을 포함하고, 상기 금속은 텅스텐과 크롬으로 이루어지는 그룹으로부터 선택되며, 상기 제 1 금속층은 상기 유전층과 접촉되는 박막 캐패시터 제조 방법.Wherein said upper electrode comprises at least a first metal layer, said metal is selected from the group consisting of tungsten and chromium, and said first metal layer is in contact with said dielectric layer. 제 16 항에 있어서,The method of claim 16, 상기 상부 전극은 상기 제 1 금속층 상에 형성된 제 2 금속층을 더 포함하고, 상기 제 2 금속층은 알루미늄인 박막 캐패시터 제조 방법.The upper electrode further comprises a second metal layer formed on the first metal layer, wherein the second metal layer is aluminum thin film capacitor manufacturing method.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02270311A (en) * 1989-04-11 1990-11-05 Mitsui Petrochem Ind Ltd Thin film capacitor
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02270311A (en) * 1989-04-11 1990-11-05 Mitsui Petrochem Ind Ltd Thin film capacitor
JPH07142598A (en) * 1993-11-12 1995-06-02 Hitachi Ltd Semiconductor memory device and manufacture thereof

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