KR20010094353A - Fuse of memory semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로 특히, 신뢰성 테스트시 발생하는 불량률을 줄이여 수율을 향상시킬 수 있는 메모리 반도체 소자의 퓨즈를 제공하는데 그 목적이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to provide a fuse of a memory semiconductor device capable of improving a yield by reducing a defective rate generated during a reliability test.
일반적으로 반도체 제품의 제조공정에서 발생되는 불량품 구제를 위하여 부가적인 셀(redundancy cell) 및 퓨즈(fuse)를 사용한다.In general, an additional cell (redundancy cell) and a fuse (fuse) is used to remedy defective products generated in the manufacturing process of the semiconductor product.
그리고, 일반적인 메모리 반도체 소자의 퓨즈의 동작은 배선층을 통하여 많은 전류가 인가되면 퓨즈 링크의 저항 성분 때문에 발생하는 주울 열에 의해 퓨즈 링크가 끊어지게 되고 이때에 발생하는 많은 열에 의하여 퓨즈 링크 주위의 칩 온도가 올라가게 된다.In the operation of a fuse of a general memory semiconductor device, when a large amount of current is applied through a wiring layer, the fuse link is disconnected by Joule heat generated by the resistance component of the fuse link. Goes up.
한편 퓨즈를 고집적화 소자에 사용할 경우 프로그래밍시 발생하는 열에 의하여 칩의 다른 부분이 손상되는 것을 막기 위하여 퓨즈 링크 위의 보호막을 제거한다.On the other hand, if the fuse is used in an integrated device, the protective film on the fuse link is removed to prevent other parts of the chip from being damaged by the heat generated during programming.
이하 첨부된 도면을 참조하여 종래 기술의 반도체 메모리 소자의 퓨즈에 관하여 설명하면 다음과 같다.Hereinafter, a fuse of a semiconductor memory device according to the related art will be described with reference to the accompanying drawings.
도 1은 종래 기술의 메모리 반도체 소자의 퓨즈 단면도이다.1 is a cross-sectional view of a fuse of a memory semiconductor device of the related art.
도 1에서와 같이, 반도체 기판(101)상에 제 1 절연막(102)이 형성되어 있으며, 상기 제 1 절연막(102)상의 소정 영역에 퓨즈 링크(103)가 형성되어 있다.As shown in FIG. 1, a first insulating film 102 is formed on a semiconductor substrate 101, and a fuse link 103 is formed in a predetermined region on the first insulating film 102.
그리고 상기 퓨즈 링크(103)를 포함한 제 1 절연막(102)상에 상기 퓨즈 링크(103)의 양끝단의 표면이 소정부분 노출되도록 제 1, 제 2 콘택홀(105, 106)을 갖고 상기 제 1, 제 2 콘택홀(105, 106) 사이에 퓨즈 컷팅 오픈 영역을 갖고 제 2 절연막(104)이 형성되어 있다.The first and second contact holes 105 and 106 are provided on the first insulating layer 102 including the fuse link 103 so that the surfaces of both ends of the fuse link 103 are partially exposed. The second insulating film 104 is formed between the second contact holes 105 and 106 with a fuse cutting open area.
그리고, 상기 제 2 절연막(104)에 형성된 상기 제 1, 제 2 콘택홀(105, 106)을 통해 상기 퓨즈 링크(103)와 전기적으로 연결되도록 상기 제 1, 제 2 콘택홀(105, 106) 및 그에 인접한 상기 제 2 절연막(104)상에 제 1 배선층(107)이형성되어 있다.The first and second contact holes 105 and 106 may be electrically connected to the fuse link 103 through the first and second contact holes 105 and 106 formed in the second insulating layer 104. And a first wiring layer 107 is formed on the second insulating film 104 adjacent thereto.
또한 상기 퓨즈 컷팅 오픈 영역을 제외한 상기 반도체 기판(101)의 전면에 제 3 절연막(108)이 형성되어 있다.In addition, a third insulating layer 108 is formed on the entire surface of the semiconductor substrate 101 except for the fuse cutting open region.
여기에서 상기 제 3 절연막(108)은 그 하부의 상기 제 1 배선층(107)으로 인하여 1회의 단차를 갖는다.Here, the third insulating film 108 has a step difference due to the first wiring layer 107 thereunder.
또한 상기 제 3 절연막(108)상의 일정 영역에 상기 제 1 배선층(107)과 대응하게 제 2 배선층(109)이 형성되어 있고, 상기 퓨즈 컷팅 영역을 제외한 상기 반도체 기판(101)상에 제 4 절연막(110) 및 보호막(111)이 차례로 형성되어 있다.In addition, a second wiring layer 109 is formed in a predetermined region on the third insulating film 108 to correspond to the first wiring layer 107, and a fourth insulating film is formed on the semiconductor substrate 101 except for the fuse cutting region. 110 and the protective film 111 are formed in order.
여기에서 상기 제 4 절연막(110) 및 상기 보호막(111)은 그 하부의 동일한 길이의 제 1, 제 2 배선층(107, 109)으로 인하여 각 1회의 단차를 갖는다.The fourth insulating film 110 and the passivation film 111 have a step difference each time due to the first and second wiring layers 107 and 109 having the same length thereunder.
상기와 같이 구성된 종래의 메모리 반도체 소자의 퓨즈는 퓨즈의 개방 영역에서 반도체 칩의 내부 방향으로 발생되는 보호막의 물리적인 스트레스는 A 방향으로 집중된다.In the fuse of the conventional memory semiconductor device configured as described above, the physical stress of the protective film generated in the inner direction of the semiconductor chip in the open area of the fuse is concentrated in the A direction.
따라서 이를 위하여 가드(Guard) 구조를 추가하거나 상기 도 1의 R1과 R2의 길이를 증가시켜 불량을 줄이는 방법이 종래에 쓰고 있다.Therefore, a method of reducing defects by adding a guard structure or increasing the lengths of R 1 and R 2 in FIG. 1 has been conventionally used.
상기와 같이 구성되는 종래의 메모리 반도체 소자의 퓨즈는 다음과 같은 문제점을 갖는다.The fuse of the conventional memory semiconductor device configured as described above has the following problems.
첫째, 퓨즈의 개방 영역에서 반도체 제품의 내부 방향으로 발생되는 보호막의 물리적인 스트레스는 일방향(A)으로 집중되어 신뢰성 테스트시 크랙(Creak)의 발생 및 배선층의 부식 등의 불량을 유발 할 수 있다.First, the physical stress of the protective film generated in the internal direction of the semiconductor product in the open area of the fuse is concentrated in one direction (A), which may cause defects such as crack generation and corrosion of the wiring layer during the reliability test.
둘째, 가드 구조를 삽입하거나 상기 R1과 R2의 길이를 크게 할 경우 칩의 면적이 증가한다.Second, when the guard structure is inserted or the length of the R 1 and R 2 is increased, the area of the chip increases.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 신뢰성 테스트시 발생하는 불량률을 줄이여 수율을 향상시킬 수 있는 메모리 반도체 소자의 퓨즈를 제공하는데 그 목적이 있다.An object of the present invention is to provide a fuse of a memory semiconductor device capable of improving the yield by reducing the defective rate generated during the reliability test to solve the above problems.
도 1은 종래의 메모리 반도체 소자의 구조 단면도1 is a structural cross-sectional view of a conventional memory semiconductor device
도 2는 본 발명의 실시예에 따른 메모리 반도체 소자의 구조 단면도2 is a cross-sectional view illustrating a structure of a memory semiconductor device in accordance with an embodiment of the present invention.
도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of drawings
201 : 반도체 기판 202 : 제 1 절연막201: semiconductor substrate 202: first insulating film
203 : 퓨즈 링크 204 : 제 2 절연막203: fuse link 204: second insulating film
205 : 제 1 콘택홀 206 : 제 2 콘택홀205: first contact hole 206: second contact hole
207 : 제 1 배선층 208 : 제 3 절연막207: first wiring layer 208: third insulating film
209 : 제 2 배선층 210 : 제 4 절연막209: second wiring layer 210: fourth insulating film
211 : 보호막211: protective film
상기와 같은 목적을 달성하기 위한 본 발명의 메모리 반도체 소자의 퓨즈는 반도체 기판 상에 형성된 제 1 절연막과, 상기 제 1 절연막의 소정영역 상에 형성된 퓨즈 링크와, 상기 퓨즈 링크 양단 표면의 소정부분이 노출되도록 콘택홀을 갖고 상기 반도체 기판상의 전면에 형성된 제 2 절연막과, 상기 콘택홀을 통해 상기 퓨즈 링크와 전기적으로 연결되도록 상기 콘택홀 및 그에 인접한 상기 제 2 절연막상에 형성된 제 1 배선층과, 상기 제 1 배선층을 감싸고 상기 제 2 절연막상에 형성된 제 3 절연막과, 상기 제 3 절연막상의 일정 영역에 일측은 상기 제 1 배선층과 오버랩되지 않고 타측은 상기 제 1 배선층과 오버랩되어 형성된 제 2배선층과, 상기 제 2 배선층을 포함한 상기 제 3 절연막상에 차례로 형성된 제 4 절연막과 보호막과, 상기 퓨즈 링크의 중심부의 상기 제 2 절연막의 표면이 노출되도록 형성된 퓨즈 컷팅 오픈 영역을 포함하여 구성한다.In order to achieve the above object, a fuse of a memory semiconductor device of the present invention may include a first insulating film formed on a semiconductor substrate, a fuse link formed on a predetermined region of the first insulating film, and a predetermined portion of both surfaces of the fuse link. A second insulating film formed on the entire surface of the semiconductor substrate with a contact hole exposed, a first wiring layer formed on the contact hole and the second insulating film adjacent thereto to be electrically connected to the fuse link through the contact hole; A third insulating film surrounding the first wiring layer and formed on the second insulating film, a second wiring layer formed on one side of the third insulating film so as not to overlap the first wiring layer, and the other side of the first wiring layer to overlap the first wiring layer; A fourth insulating film and a protective film sequentially formed on the third insulating film including the second wiring layer, and a center of the fuse link; The configuration including the fuse cutting open region formed such that the exposed surface of the second insulating film.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 메모리 반도체 소자의 퓨즈를 설명하면 다음과 같다.Hereinafter, a fuse of a memory semiconductor device according to an exemplary embodiment of the present invention will be described with reference to the accompanying drawings.
도 2는 본 발명의 실시예에 따른 메모리 반도체 소자의 퓨즈의 단면도이다.2 is a cross-sectional view of a fuse of a memory semiconductor device according to an exemplary embodiment of the present invention.
도 2에서와 같이, 반도체 기판(201)상에 제 1 절연막(202)이 형성되어 있으며, 상기 제 1 절연막(202)상의 소정 영역에 퓨즈 링크(203)가 형성되어 있다.As shown in FIG. 2, a first insulating film 202 is formed on the semiconductor substrate 201, and a fuse link 203 is formed in a predetermined region on the first insulating film 202.
그리고 상기 퓨즈 링크(203)를 포함한 제 1 절연막(202)상에 상기 퓨즈 링크(203)의 양끝단의 표면이 소정부분 노출되도록 제 1, 제 2 콘택홀(205, 206)을 갖고 상기 제 1, 제 2 콘택홀(205, 206) 사이에 퓨즈 컷팅 오픈 영역을 갖고 제 2 절연막(204)이 형성되어 있다.The first and second contact holes 205 and 206 are provided on the first insulating layer 202 including the fuse link 203 so that the surfaces of both ends of the fuse link 203 are partially exposed. A second insulating film 204 is formed between the second contact holes 205 and 206 with a fuse cutting open area.
그리고, 상기 제 2 절연막(204)에 형성된 상기 제 1, 제 2 콘택홀(205 , 206)을 통해 상기 퓨즈 링크(203)와 전기적으로 연결되도록 상기 제 1, 제 2 콘택홀(205, 206) 및 그에 인접한 상기 제 2 절연막(204)상에 제 1 배선층(207)이 형성되어 있다.The first and second contact holes 205 and 206 are electrically connected to the fuse link 203 through the first and second contact holes 205 and 206 formed in the second insulating layer 204. And a first wiring layer 207 is formed on the second insulating film 204 adjacent thereto.
또한 상기 퓨즈 컷팅 오픈 영역을 제외한 상기 반도체 기판(201)의 전면에 제 3 절연막(208)이 형성되어 있다.In addition, a third insulating layer 208 is formed on the entire surface of the semiconductor substrate 201 except for the fuse cutting open region.
여기에서 상기 제 3 절연막(208)은 그 하부의 상기 제 1 배선층(207)으로 인하여 1회의 단차를 갖는다.Here, the third insulating film 208 has one step due to the first wiring layer 207 thereunder.
그리고, 상기 퓨즈 컷팅 오픈 영역에 인접한 일측은 상기 제 1 배선층(207)과 오버랩되지 않고 타측은 오버랩 되면서 상기 제 3 절연막(208)상의 제 2 배선층(209)이 형성된다.The second wiring layer 209 on the third insulating layer 208 is formed while one side adjacent to the fuse cutting open region does not overlap the first wiring layer 207 and the other side overlaps.
그리고, 상기 퓨즈 컷팅 오픈 영역을 제외한 상기 반도체 기판(201)상에 제 4 절연막(210) 및 보호막(211)이 차례로 형성되어 있다.A fourth insulating film 210 and a protective film 211 are sequentially formed on the semiconductor substrate 201 except for the fuse cut open region.
여기에서 상기 제 4 절연막(210) 및 상기 보호막(211)은 그 하부에서 제 1, 제 2 배선층(207, 209)이 오버랩 되지 않는 부분으로 인하여 각 2회의 단차를 갖는다.Here, the fourth insulating film 210 and the passivation film 211 have two steps, respectively, due to the portion where the first and second wiring layers 207 and 209 do not overlap.
여기에서 상기 제 1 배선층(207)과 상기 제 2 배선층(209)간의 오버랩 되지 않는 구간의 폭(C)을 상기 보호막(211) 두께의 50％ 이상이 되도록 구성된다.The width C of the non-overlapping section between the first wiring layer 207 and the second wiring layer 209 is configured to be 50% or more of the thickness of the protective film 211.
상기와 같이 구성되는 본 발명의 실시예에 따른 메모리 반도체 소자의 퓨즈는 상기 제 1, 제 2 배선층(207, 209)의 길이를 다르게 설계하므로써 상기 제 4 절연막(210)이 2회의 단차를 가지게 되고 상기 보호막(211) 역시 2회의 단차를 가지게 되어 상기 퓨즈의 개방 영역에서 반도체 칩의 내부 방향으로 발생되는 보호막의 물리적인 스트레스가 두 방향(A, B)으로 분산된다.In the fuse of the memory semiconductor device according to the embodiment of the present invention configured as described above, the fourth insulating film 210 has two steps by designing different lengths of the first and second wiring layers 207 and 209. The passivation layer 211 also has two steps, so that the physical stress of the passivation layer, which is generated in the internal direction of the semiconductor chip in the open area of the fuse, is distributed in two directions A and B. FIG.
이와 같은 본 발명의 실시예에 따른 메모리 반도체 소자의 퓨즈는 다음과 같은 효과가 있다.The fuse of the memory semiconductor device according to the embodiment of the present invention has the following effects.
첫째, 보호막에 인가되는 물리적인 스트레스가 A와 B의 두 개의 방향으로 분산됨에 따라 신뢰성 테스트시 발생되는 불량을 줄일 수 있다.First, as the physical stress applied to the protective film is distributed in two directions, A and B, defects generated during the reliability test can be reduced.
둘째, 가드 구조를 적용하거나 R1과 R2의 길이를 증가시키지 않고 R1과 R2의 길이의 조정으로 불량률을 줄일 수 있으므로 칩의 크기를 줄일 수 있다.Second, without applying the guard structure or to increase the length of the R 1 and R 2 it can reduce the defect rate to the adjustment of the length of the R 1 and R 2 can reduce the size of the chip.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020000016559A KR20010094353A (en) | 2000-03-30 | 2000-03-30 | Fuse of memory semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020000016559A KR20010094353A (en) | 2000-03-30 | 2000-03-30 | Fuse of memory semiconductor device |
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Family
ID=19660234
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| KR1020000016559A KR20010094353A (en) | 2000-03-30 | 2000-03-30 | Fuse of memory semiconductor device |
Country Status (1)
| Country | Link |
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| KR (1) | KR20010094353A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100833588B1 (en) * | 2002-06-03 | 2008-05-30 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
-
2000
- 2000-03-30 KR KR1020000016559A patent/KR20010094353A/en not_active Application Discontinuation
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| KR100833588B1 (en) * | 2002-06-03 | 2008-05-30 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
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