KR100652418B1 - Semiconductor device having improved fuse line structure - Google Patents

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박종욱
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Abstract

A semiconductor device having an improved fuse line structure is provided to effectively reduce the cross section of a fuse line by forming a curve on the fuse line. A semiconductor device includes a region where at least one fuse cut off by an electrical signal is disposed. An interlayer dielectric(111) is formed on a semiconductor substrate(110). A fuse line(120) is formed on the interlayer dielectric, cut off by an electrical signal. A medium layer(151) is inserted into the lower part of the fuse line to form at least one curve on the fuse line so that the fuse line has a high resistance characteristic in a region where the fuse line is cut off. The medium layer is made of one medium layer wherein a part of the medium layer is positioned in a cut-off region of the fuse line.

Description

개선된 퓨즈라인 구조를 갖는 반도체 장치{Semiconductor device having improved fuse line structure}Semiconductor device having improved fuse line structure

도 1은 종래의 반도체 장치의 퓨즈영역을 나타내는 도이다.1 is a view showing a fuse area of a conventional semiconductor device.

도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 퓨즈영역을 나타내는 도이다.2 is a view illustrating a fuse area of a semiconductor device according to a first exemplary embodiment of the present invention.

도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 퓨즈영역을 나타내는 단면도이다.3 is a cross-sectional view illustrating a fuse area of a semiconductor device in accordance with a second embodiment of the present invention.

도 4는 본 발명의 제3 실시예에 따른 반도체 장치의 퓨즈영역을 나타내는 도이다.4 is a view showing a fuse region of a semiconductor device according to a third exemplary embodiment of the present invention.

도 5는 본 발명의 제4 실시예에 따른 반도체 장치의 퓨즈영역을 나타내는 도이다.5 is a diagram illustrating a fuse area of a semiconductor device according to a fourth exemplary embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

110: 반도체 기판 111: 층간 절연막110: semiconductor substrate 111: interlayer insulating film

120: 퓨즈라인 130: 메탈층120: fuse line 130: metal layer

140: 콘택트 홀 151: 매질층140: contact hole 151: medium layer

본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 퓨즈라인의 구조를 개선함으로써 전기적 신호에 의해 용이하게 절단될 수 있는 퓨즈를 구비하는 반도체 장치에 관한 것이다. The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a fuse that can be easily cut by an electrical signal by improving the structure of the fuse line.

일반적으로 반도체 장치는 전기적 테스트에 의해 불량 칩들과 양호한 칩들을 분류한다. 상기 불량 칩들은 적어도 하나의 불량셀(failed cell)에 의해 오동작할 수 있는데, 상기 불량셀을 리페어 공정(repair process)을 사용하여 여분의 셀(redundant cell)로 대체된다. In general, semiconductor devices classify bad chips and good chips by electrical tests. The defective chips may be malfunctioned by at least one failed cell, which is replaced with a redundant cell using a repair process.

상기 리페어 공정을 위해서 전기적 퓨즈(electric-fuse)를 사용하는 것이 일반적이다. 상기 불량셀에 대응하는 전기적 퓨즈를 절단하고, 여분의 셀에 대응하는전기적 퓨즈를 연결함으로써, 상기 불량셀을 상기 여분의 셀로 대체할 수 있다. It is common to use an electric fuse for the repair process. The defective cell may be replaced with the spare cell by cutting the electrical fuse corresponding to the defective cell and connecting the electrical fuse corresponding to the spare cell.

상기 전기적 퓨즈는, 전기 신호에 의해 절단되는 구조를 갖는 스위칭 소자를 의미한다. 그러나 상기 전기적 퓨즈는, 반도체 패키지 내부에서 절단이 이루어지므로, 현미경 등을 통한 육안으로의 확인이 불가능하다. 또한, 상기 전기적 퓨즈가 절단이 발생하였더라도, 절단이 요구되는 영역이 아닌 다른 영역에 절단이 발생하는 경우에는, 흡습이나 왜곡을 유발하게 되는 문제가 발생한다. The electrical fuse refers to a switching device having a structure that is cut by an electrical signal. However, since the electric fuse is cut inside the semiconductor package, it is impossible to visually check the image through a microscope. In addition, even if the electrical fuse is cut, if the cut occurs in a region other than the cut-out area, a problem occurs that causes moisture absorption or distortion.

도 1은 종래의 반도체 장치의 퓨즈영역을 나타내는 도이다. 특히 상기 도 1에는 종래의 반도체 장치의 퓨즈영역의 레이아웃(layout)의 평면도와, 이를 수직 절단한 단면도가 도시된다. 1 is a view showing a fuse area of a conventional semiconductor device. In particular, FIG. 1 illustrates a plan view of a layout of a fuse area of a conventional semiconductor device and a cross-sectional view of the fuse.

상기 퓨즈영역은, 반도체 기판(10), 상기 반도체 기판(10)의 상부에 형성되 는 퓨즈라인(20), 상기 퓨즈라인(20)의 상부에 형성되는 메탈층(30)을 구비하며, 상기 퓨즈라인(20)과 메탈층(30)은 하나 이상의 콘택트 홀(40)을 통해 연결된다. The fuse region includes a semiconductor substrate 10, a fuse line 20 formed on the semiconductor substrate 10, and a metal layer 30 formed on the fuse line 20. The line 20 and the metal layer 30 are connected through one or more contact holes 40.

도시된 평면도에 나타난 바와 같이 상기 퓨즈라인(20)은, 절단을 필요로 하는 일정 영역에 대해 그 폭을 줄인 형태로 형성되는 것을 볼 수 있다. 상기 퓨즈라인(20)의 폭이 줄어듬으로 인해 타 영역에 비해 상대적으로 높은 저항값을 갖게 된다. 이에 따라 퓨즈절단을 위해 전기 신호가 인가되면, 상기 높은 저항값을 갖는 영역에 과도한 전류가 흐르게 되어, 열에 의해 퓨즈가 절단되게 된다. As shown in the plan view, it can be seen that the fuse line 20 is formed in a shape in which the width thereof is reduced for a certain area requiring cutting. As the width of the fuse line 20 decreases, the fuse line 20 has a relatively high resistance value. Accordingly, when an electric signal is applied to cut the fuse, excessive current flows in the region having the high resistance value, and the fuse is cut by heat.

또한, 상기 평면도를 A-A' 방향으로 절단한 단면도에 도시된 바와 같이 상기 퓨즈라인(20)은, 절단을 필요로 하는 영역과 관계없이 일정한 두께를 갖는 것을 볼 수 있다. 상기 퓨즈라인(20)의 저항은, 라인의 폭과 두께에 의한 단면적에 의해 좌우되는데, 종래의 퓨즈구조에서는 상기 퓨즈라인(20)의 단면적을 줄이는 데 한계가 발생한다. 그 이유는 공정상에서 결정되는 디자인 룰(design rule)에 의해 상기 퓨즈라인(20)의 단면적이 좌우되는데, 공정기술의 변화없이 상기 퓨즈라인(20)의 단면적을 줄이는 것을 불가능하기 때문이다. In addition, as shown in a cross-sectional view of the plan view cut along the line A-A ', the fuse line 20 may be seen to have a constant thickness regardless of a region requiring cutting. The resistance of the fuse line 20 depends on the cross-sectional area of the line width and thickness. In the conventional fuse structure, there is a limit in reducing the cross-sectional area of the fuse line 20. The reason is that the cross-sectional area of the fuse line 20 depends on the design rule determined in the process, because it is impossible to reduce the cross-sectional area of the fuse line 20 without changing the process technology.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 공정기술의 변화 없이 퓨즈라인의 단면적을 효과적으로 줄임으로써, 퓨즈라인이 절단되지 않거나 잘못 절단됨으로 인해 발생할 수 있는 흡습이나 왜곡이 유발되는 문제를 개선할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다. The present invention is to solve the above problems, by effectively reducing the cross-sectional area of the fuse line without changing the process technology, it is possible to improve the problem that the hygroscopic or distortion caused by the fuse line is not cut or incorrectly cut An object of the present invention is to provide a semiconductor device.

상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 반도체 장치의 특징에 따르면, 전기적 신호에 의해 절단되는 적어도 하나의 퓨즈가 배치되는 영역을 구비하는 반도체 장치에 있어서, 상기 퓨즈영역은, 반도체 기판 상부에 형성된 층간 절연막과, 상기 층간 절연막 상부에 형성되며 전기적 신호에 의해 절단되는 퓨즈라인 및 상기 퓨즈라인이 절단되는 영역에서 상기 퓨즈라인이 높은 저항특성을 갖도록 하기 위하여, 상기 퓨즈라인 하부에 삽입되어 상기 퓨즈라인에서 적어도 하나의 굴곡이 발생되도록 하는 매질층을 구비하는 것을 특징으로 한다.In order to achieve the above object, according to a feature of the semiconductor device according to an embodiment of the present invention, in the semiconductor device having a region in which at least one fuse is cut by the electrical signal is disposed, the fuse region is An interlayer insulating film formed on the semiconductor substrate, a fuse line formed on the interlayer insulating film, and cut by an electrical signal, and the fuse line having a high resistance characteristic in a region where the fuse line is cut. It is characterized in that it is provided with a medium layer inserted in the fuse line so that at least one bending occurs in the fuse line.

상기 매질층은 하나의 매질층으로 이루어지며, 상기 퓨즈라인이 절단되는 영역에 상기 매질층의 일부가 위치하도록 구성할 수 있다.The medium layer is composed of one medium layer, and may be configured such that a part of the medium layer is positioned in a region where the fuse line is cut.

또한, 상기 매질층은 하나의 매질층으로 이루어지며, 상기 퓨즈라인이 절단되는 영역에 상기 매질층의 전체가 포함되도록 위치하도록 구성할 수 있다. In addition, the medium layer is composed of one medium layer, it can be configured to be positioned so that the entirety of the medium layer is included in the region where the fuse line is cut.

또한, 상기 퓨즈라인에서 복수 개의 굴곡이 발생되도록, 상기 매질층은 복수 개의 매질층으로 이루어질 수 있다.In addition, the media layer may be formed of a plurality of media layers so that a plurality of bends are generated in the fuse line.

한편, 본 발명의 다른 실시예에 따른 반도체 장치의 특징에 따르면, 전기적 신호에 의해 절단되는 적어도 하나의 퓨즈가 배치되는 영역을 구비하는 반도체 장치에 있어서, 상기 퓨즈영역은, 전기적 신호에 의해 절단되는 퓨즈라인 및 상기 퓨즈라인과 반도체 기판 사이에 형성되는 적어도 하나의 층간 절연막을 구비하고, 상기 퓨즈라인에서 적어도 하나의 굴곡이 발생되어 상기 퓨즈라인이 높은 저항특성을 갖도록 하기 위하여, 상기 퓨즈라인의 하부에 형성되는 층간 절연막은 그 일부 영역이 에칭되는 것을 특징으로 한다.On the other hand, according to a feature of a semiconductor device according to another embodiment of the present invention, in the semiconductor device having a region in which at least one fuse is cut by the electrical signal is disposed, the fuse region is cut by the electrical signal A fuse line and at least one interlayer insulating film formed between the fuse line and the semiconductor substrate, and at least one bend in the fuse line is generated so that the fuse line has a high resistance characteristic. The interlayer insulating film formed on the portion is characterized in that the partial region is etched.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings that illustrate preferred embodiments of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 퓨즈영역을 나타내는 도이다. 도시된 바와 같이 상기 반도체 장치는 전기적 신호에 의해 절단되는 적어도 하나의 퓨즈가 배치되는 영역을 구비한다. 또한, 상기 퓨즈영역은, 층간 절연막(111)이 상부에 형성된 반도체 기판(110), 상기 층간 절연막(111)의 상부에 형성되는 퓨즈라인(120), 상기 퓨즈라인(120)의 상부에 형성되는 메탈층(130)을 구비하며, 상기 퓨즈라인(120)과 메탈층(130)은 하나 이상의 콘택트 홀(140)을 통해 연결된다. 이 외에 상기 퓨즈영역에는 하나 이상의 다른 층간 절연막 및 하나 이상의 다른 메탈층을 더 구비할 수 있으나, 이는 본 발명과 직접적인 관련이 없는 공지된 사실이므로, 이에 대한 자세한 도시 및 설명은 생략한다. 2 is a view illustrating a fuse area of a semiconductor device according to a first exemplary embodiment of the present invention. As shown in the drawing, the semiconductor device has a region in which at least one fuse cut by an electrical signal is disposed. The fuse region may include a semiconductor substrate 110 having an interlayer insulating layer 111 formed thereon, a fuse line 120 formed on the interlayer insulating layer 111, and an upper portion of the fuse line 120. The metal layer 130 is provided, and the fuse line 120 and the metal layer 130 are connected through at least one contact hole 140. In addition, the fuse region may further include one or more other interlayer insulating films and one or more other metal layers. However, since the fuse region is a known fact not directly related to the present invention, detailed illustration and description thereof will be omitted.

도시된 바와 같이 상기 퓨즈라인(120)은, 절단을 필요로 하는 일정 영역에 대해 그 폭을 줄인 형태로 형성된다. 상기 퓨즈라인(120)에서 폭이 줄어든 영역은 타 영역에 비해 상대적으로 높은 저항값을 갖게 되며, 과도한 전류가 흐르게 되면 열에 의해 퓨즈가 절단된다. As shown in the drawing, the fuse line 120 is formed in a shape in which the width of the fuse line 120 is reduced for a certain area requiring cutting. The area of which the width is reduced in the fuse line 120 has a relatively high resistance value compared to other areas, and when the excessive current flows, the fuse is cut by heat.

특히, 본 발명의 반도체 장치에 적용되는 퓨즈영역은, 상기 퓨즈라인(120)이 절단되는 영역에서 높은 저항특성을 갖도록 하기 위하여, 상기 퓨즈라인(120)의 하부에 삽입되어 상기 퓨즈라인(120)에서 적어도 하나의 굴곡이 발생되도록 하는 매질층(151)을 더 구비한다. 상기 도 2에서는, 상기 매질층(151)의 일부가 상기 퓨즈라인(120)의 폭이 작게 형성된 영역에 걸쳐 위치하는 구조를 나타낸다. In particular, the fuse region applied to the semiconductor device of the present invention is inserted in the lower portion of the fuse line 120 so as to have a high resistance characteristic in the region where the fuse line 120 is cut. Further provided with a medium layer 151 to cause at least one bend in the. In FIG. 2, a portion of the medium layer 151 is positioned over a region in which the width of the fuse line 120 is small.

상기 매질층(151)은, 상기 퓨즈라인(120)의 하부에 삽입되어 물리적으로 상기 매질층(151)에 굴곡을 발생시키기 위한 것으로, 그 성분은 도체이거나 부도체이거나에 관계없이 적용되어질 수 있다.The medium layer 151 is inserted into the lower portion of the fuse line 120 to physically bend the medium layer 151. The component may be applied regardless of whether it is a conductor or an insulator.

상기 도시된 퓨즈영역의 B-B' 방향으로의 단면도를 참조하여 설명하면 다음과 같다.Referring to the cross-sectional view in the B-B 'direction of the illustrated fuse region as follows.

상기 매질층(151)의 일부는 상기 퓨즈라인(120)의 폭이 크게 형성된 위치에 놓이게 되며, 상기 매질층(151)의 다른 일부는 상기 퓨즈라인(120)의 폭이 작게 형성된 위치에 놓이게 된다. 이에 따라 상기 매질층(151)의 상부에 형성된 상기 퓨즈라인(120)은, 절단이 발생하지 않은 영역과 절단을 필요로 하는 영역 각각에 굴곡이 형성된다. A portion of the medium layer 151 is placed at a position where the width of the fuse line 120 is large, and another portion of the medium layer 151 is placed at a position where the width of the fuse line 120 is small. . Accordingly, the fuse line 120 formed on the medium layer 151 is bent in each of a region where cutting does not occur and a region requiring cutting.

상기 매질층(151)은 두께 T1을 가지며 상기 층간 절연막(111)의 상부에 형성된다. 이때 상기 매질층(151)에 굴곡이 발생하게 되면 상기 매질층(151)을 상기 반도체 기판(110)에 수직한 방향으로 절단하였을 경우의 두께 T3 은 상기 두께 T1과 동일하게 된다. 그러나 상기 매질층(151)에 형성된 굴곡의 방향으로 절단하였을 경우의 두께 T2는 상기 두께 T1 및 T3보다 그 값이 작아지게 된다. The medium layer 151 has a thickness T1 and is formed on the interlayer insulating layer 111. In this case, when bending occurs in the medium layer 151, the thickness T3 when the medium layer 151 is cut in a direction perpendicular to the semiconductor substrate 110 is equal to the thickness T1. However, the thickness T2 when cut in the bending direction formed in the medium layer 151 is smaller than the thicknesses T1 and T3.

이에 따라, 상술한 바와 같이 절단하고자 하는 영역에 퓨즈라인(120)의 폭을 작게 형성하고, 상기 폭이 작게 형성된 영역의 퓨즈라인(120)에 굴곡을 형성할 수 있어 두께를 줄일 수 있다. 상기 퓨즈라인(120)의 소정의 영역은 폭과 두께가 감소되어지므로, 상기 폭과 두께에 의한 단면적을 효과적으로 감소시킬 수 있어 퓨즈라인(120)의 저항을 크게 할 수 있다. 단면적을 줄임으로써 전류의 흐름에 대해 전자이동(electro-migration)을 증가시킬 수 있게 되어, 퓨즈라인(120)의 절단이 보다 원활해질 수 있다. Accordingly, as described above, the width of the fuse line 120 may be reduced in the region to be cut and the bend may be formed in the fuse line 120 in the region where the width is small, thereby reducing the thickness. Since the width and the thickness of the predetermined area of the fuse line 120 are reduced, the cross-sectional area due to the width and the thickness can be effectively reduced, thereby increasing the resistance of the fuse line 120. By reducing the cross-sectional area, it is possible to increase the electro-migration with respect to the flow of current, so that the cutting of the fuse line 120 can be made smoother.

또한, 상기 매질층(151)을 삽입하여 상기 퓨즈라인(120)의 굴곡에 의해 단면적을 감소시키는 방식을 취하게 되므로, 디자인 룰(design rule)에 의해 상기 퓨즈라인(120)의 단면적을 줄이는 데 있어서의 한계를 극복할 수 있게 된다. In addition, since the medium layer 151 is inserted to reduce the cross-sectional area due to the bending of the fuse line 120, a design rule reduces the cross-sectional area of the fuse line 120. Overcome the limitations.

도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 퓨즈영역을 나타내는 단면도이다. 상기 도 3에 도시된 퓨즈영역은 층간 절연막(111)이 상부에 형성된 반도체 기판(110), 상기 층간 절연막(111)의 상부에 형성되는 퓨즈라인(120), 상기 퓨즈라인(120)의 상부에 형성되는 메탈층(130)을 구비하며, 상기 퓨즈라인(120)과 메탈층(130)은 하나 이상의 콘택트 홀(140)을 통해 연결되는데 이는 상술한 바와 같다. 3 is a cross-sectional view illustrating a fuse area of a semiconductor device in accordance with a second embodiment of the present invention. The fuse region illustrated in FIG. 3 may include a semiconductor substrate 110 having an interlayer insulating layer 111 formed thereon, a fuse line 120 formed on an upper portion of the interlayer insulating layer 111, and an upper portion of the fuse line 120. The metal layer 130 is formed, and the fuse line 120 and the metal layer 130 are connected through at least one contact hole 140, as described above.

특히 본 실시예의 특징에 따르면, 상기 퓨즈라인(120)의 하부에 삽입되는 매질층(152)은 하나의 매질층으로 이루어지며, 상기 매질층(152)은 상기 퓨즈라인(120)이 절단되도록 하기 위해 그 폭이 작게 형성되는 영역에 상기 매질층(152)의 전체가 포함되도록 위치한다. In particular, according to a feature of the present embodiment, the medium layer 152 inserted into the lower portion of the fuse line 120 is made of one medium layer, the medium layer 152 to allow the fuse line 120 to be cut In order to include the entirety of the medium layer 152 in a region where the width thereof is small.

이 경우, 상기 퓨즈라인(120)의 폭이 작게 형성되는 영역에 두 개의 굴곡이 발생하게 된다. 상기 굴곡이 발생하게 되면, 도시된 바와 같이 굴곡방향에 수직한 방향으로의 퓨즈라인(120) 두께는, 상기 반도체 기판(110)에 수직한 방향으로의 퓨즈라인(120) 두께보다 작아지게 된다. 따라서 절단이 이루어지도록 하기 위한 영역중 두 곳에서 단면적을 효과적으로 줄일 수 있게 되므로, 상기 퓨즈라인(120)의 절단이 보다 원활해진다. In this case, two bends occur in an area where the width of the fuse line 120 is small. When the bending occurs, as illustrated, the thickness of the fuse line 120 in the direction perpendicular to the bending direction is smaller than the thickness of the fuse line 120 in the direction perpendicular to the semiconductor substrate 110. Therefore, since the cross-sectional area can be effectively reduced in two of the regions for cutting, the cutting of the fuse line 120 is more smooth.

한편, 도 4는 본 발명의 제3 실시예에 따른 반도체 장치의 퓨즈영역을 나타내는 도이다. 본 실시예에서 또한 상기 퓨즈영역은, 층간 절연막(211)이 상부에 형성된 반도체 기판(210), 퓨즈라인(220), 메탈층(230) 및 상기 퓨즈라인(220)과 메탈층(230)을 연결하는 하나 이상의 콘택트 홀(240)을 구비한다. 4 is a diagram illustrating a fuse area of a semiconductor device according to a third exemplary embodiment of the present invention. In the present embodiment, the fuse region may include a semiconductor substrate 210, a fuse line 220, a metal layer 230, and the fuse line 220 and the metal layer 230 having an interlayer insulating layer 211 formed thereon. It has one or more contact holes 240 for connecting.

특히, 본 실시예의 특징에 따르면, 상기 퓨즈라인(220)의 하부에 삽입되는 매질층이 복수 개가 되도록 한다. 상기 도 4는 그 일예로서 두 개의 매질층(251,252)을 구비하는 것을 도시한다. 이와 같이 구성함으로써, 상기 퓨즈라인(220)이 절단되고자 하는 영역중 적어도 두 곳 이상에 상기 퓨즈라인(220)의 두께를 감소시킬 수 있어 단면적을 효과적으로 줄일 수 있게 된다. In particular, according to the feature of the present embodiment, a plurality of medium layers to be inserted into the lower portion of the fuse line 220. 4 shows two media layers 251 and 252 as an example. As such, the thickness of the fuse line 220 may be reduced in at least two or more areas of the fuse line 220 to be cut, thereby effectively reducing the cross-sectional area.

도 4에 도시된 퓨즈영역의 C-C' 방향으로의 단면도를 참조하여 설명하면 다음과 같다.Referring to the cross-sectional view of the fuse region shown in Figure 4 in the direction C-C 'as follows.

제1 매질층(251)은 상기 퓨즈영역의 일측에 위치하며, 상기 제1 매질층(251)의 일부는 상기 퓨즈라인(220)의 폭이 크게 형성된 위치에 놓이게 되고, 상기 제1 매질층(151)의 다른 일부는 상기 퓨즈라인(220)의 폭이 작게 형성된 위치에 놓이게 된다. The first medium layer 251 is positioned at one side of the fuse region, and a part of the first medium layer 251 is positioned at a position where the width of the fuse line 220 is large, and the first medium layer ( The other part of the 151 is placed at a position where the width of the fuse line 220 is small.

또한, 제2 매질층(252)은 상기 퓨즈영역의 타측에 위치하며, 상기 제1 매질층(251)과 같이, 그 일부는 퓨즈라인(220)의 폭이 크게 형성된 위치에 놓이게 되고, 다른 일부는 상기 퓨즈라인(220)의 폭이 작게 형성된 위치에 놓이게 된다. In addition, the second medium layer 252 is located on the other side of the fuse region, and like the first medium layer 251, a part of the second medium layer 252 is placed at a position where the width of the fuse line 220 is large, and the other part The fuse line 220 is placed at a position where the width of the fuse line 220 is small.

상술한 바와 같이 구성됨으로써, 절단하고자 하는 퓨즈라인 영역의 적어도 두 곳 이상에 굴곡을 형성할 수 있게 된다. 그러나 반드시 이에 한정하는 것은 아니며, 상기 매질층을 상기 퓨즈라인이 절단되는 영역에 포함되어 위치하도록 할 수도 있다. By configuring as described above, it is possible to form a bend in at least two places of the fuse line region to be cut. However, the present invention is not limited thereto, and the medium layer may be included in a region where the fuse line is cut.

한편, 도 5는 본 발명의 제4 실시예에 따른 반도체 장치의 퓨즈영역을 나타내는 도이다. 본 실시예에서는 퓨즈라인에 굴곡을 형성함에 있어서, 추가로 매질층을 삽입하는 것이 아니라, 퓨즈영역에 일반적으로 구비되는 층간 절연막의 일부를 에칭함으로써 상기 퓨즈라인에 굴곡을 형성함을 특징으로 한다. 5 is a diagram illustrating a fuse area of the semiconductor device according to the fourth embodiment of the present invention. In the present embodiment, when the bend is formed in the fuse line, the bend is formed in the fuse line by etching a part of the interlayer insulating film generally provided in the fuse region, instead of inserting a medium layer.

도 5에 도시된 바와 같이, 전기적 신호에 의해 절단되는 적어도 하나의 퓨즈가 배치되는 영역을 구비하는 반도체 장치에 있어서, 상기 퓨즈영역은 전기적 신호에 의해 절단되는 퓨즈라인(360)과, 상기 퓨즈라인(360)과 반도체 기판(310) 사이에 형성되며 적어도 하나의 층을 갖는 층간 절연막을 구비한다.As shown in FIG. 5, in a semiconductor device having a region in which at least one fuse cut by an electrical signal is disposed, the fuse region includes a fuse line 360 cut by an electrical signal, and the fuse line. An interlayer insulating film formed between the semiconductor 360 and the semiconductor substrate 310 and having at least one layer is provided.

상기 도 5는 그 일예로서, 상기 반도체 기판(310)의 상부에 각각 배치되는 제1 층간 절연막(320), 게이트 폴리(330), 제2 층간 절연막(340) 및 제3 층간 절연막(350)을 도시하고 있으나, 반드시 이에 국한되는 것은 아니다.5 illustrates an example of a first interlayer insulating layer 320, a gate poly 330, a second interlayer insulating layer 340, and a third interlayer insulating layer 350 disposed on the semiconductor substrate 310, respectively. Although shown, it is not necessarily limited thereto.

본 발명의 목적을 달성하기 위해서, 상기 퓨즈라인(360)의 하부에 형성되는 제3 층간 절연막(350)은 그 일부 영역(D)이 에칭되도록 한다. 이에 따라 상기 제3 층간 절연막(350) 상부에 상기 퓨즈라인(360)을 형성하는 경우, 상기 퓨즈라인(360)에 적어도 하나의 굴곡이 형성되도록 한다. In order to achieve the object of the present invention, the third interlayer insulating film 350 formed under the fuse line 360 allows the partial region D to be etched. Accordingly, when the fuse line 360 is formed on the third interlayer insulating film 350, at least one bend is formed in the fuse line 360.

상기 제3 층간 절연막(350)을 에칭함에 있어서 상기 에칭영역(D)을 조절함으로써, 앞서 언급했던 바와 마찬가지로 절단하고자 하는 퓨즈라인(360) 영역에 하나의 굴곡을 형성하거나 복수 개의 굴곡을 형성할 수 있다. As described above, by adjusting the etching region D in etching the third interlayer insulating layer 350, one curve may be formed or a plurality of curves may be formed in the region of the fuse line 360 to be cut. have.

또한, 상기 제3 층간 절연막(350)을 복수 개의 영역에 대해 에칭을 시킴으로써, 앞서 언급했었던 매질층을 복수 개로 삽입하는 경우와 동일한 효과를 가져올 수 있게 된다. In addition, by etching the third interlayer insulating film 350 to a plurality of regions, the same effect as in the case of inserting a plurality of the above-described medium layer can be obtained.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상기한 바와 같은 본 발명에 따르면, 퓨즈라인에 굴곡을 형성함으로써 상기 퓨즈라인의 단면적을 효과적으로 줄일 수 있으므로, 공정기술의 변화 없이도 상기 퓨즈라인의 절단을 원활하게 하여 흡습이나 왜곡이 유발되는 문제를 개선할 수 있는 효과가 있다.According to the present invention as described above, since the cross-sectional area of the fuse line can be effectively reduced by forming a bend in the fuse line, it is possible to smoothly cut the fuse line without changing the process technology, thereby improving the problem that moisture absorption or distortion is caused. It can work.

Claims (5)

전기적 신호에 의해 절단되는 적어도 하나의 퓨즈가 배치되는 영역을 구비하는 반도체 장치에 있어서, 상기 퓨즈영역은,In a semiconductor device having a region in which at least one fuse cut by an electrical signal is disposed, the fuse region, 반도체 기판 상부에 형성된 층간 절연막; An interlayer insulating film formed over the semiconductor substrate; 상기 층간 절연막 상부에 형성되며, 전기적 신호에 의해 절단되는 퓨즈라인; 및A fuse line formed on the interlayer insulating layer and cut by an electrical signal; And 상기 퓨즈라인이 절단되는 영역에서 상기 퓨즈라인이 높은 저항특성을 갖도록 하기 위하여, 상기 퓨즈라인 하부에 삽입되어 상기 퓨즈라인에서 적어도 하나의 굴곡이 발생되도록 하는 매질층을 구비하는 것을 특징으로 하는 반도체 장치.In order to have the fuse line has a high resistance characteristics in the region where the fuse line is cut, the semiconductor device is provided with a medium layer inserted below the fuse line to cause at least one bend in the fuse line . 제 1항에 있어서, 상기 매질층은, The method of claim 1, wherein the medium layer, 하나의 매질층으로 이루어지며,Consists of one medium layer, 상기 퓨즈라인이 절단되는 영역에 상기 매질층의 일부가 위치하는 것을 특징으로 하는 반도체 장치.And a portion of the medium layer is located in a region where the fuse line is cut. 제 1항에 있어서, 상기 매질층은, The method of claim 1, wherein the medium layer, 하나의 매질층으로 이루어지며,Consists of one medium layer, 상기 퓨즈라인이 절단되는 영역에 상기 매질층의 전체가 포함되도록 위치하는 것을 특징으로 하는 반도체 장치.And the entirety of the medium layer is located in a region where the fuse line is cut. 제 1항에 있어서, The method of claim 1, 상기 퓨즈라인에서 복수 개의 굴곡이 발생되도록, 상기 매질층은 복수 개의 매질층으로 이루어지는 것을 특징으로 하는 반도체 장치.And the medium layer comprises a plurality of medium layers such that a plurality of bends are generated in the fuse line. 전기적 신호에 의해 절단되는 적어도 하나의 퓨즈가 배치되는 영역을 구비하는 반도체 장치에 있어서, 상기 퓨즈영역은,In a semiconductor device having a region in which at least one fuse cut by an electrical signal is disposed, the fuse region, 전기적 신호에 의해 절단되는 퓨즈라인; 및A fuse line cut by an electrical signal; And 상기 퓨즈라인과 반도체 기판 사이에 형성되는 적어도 하나의 층간 절연막을 구비하고,At least one interlayer insulating film formed between the fuse line and the semiconductor substrate, 상기 퓨즈라인에서 적어도 하나의 굴곡이 발생되어 상기 퓨즈라인이 높은 저항특성을 갖도록 하기 위하여, 상기 퓨즈라인의 하부에 형성되는 층간 절연막은 그 일부 영역이 에칭되는 것을 특징으로 하는 반도체 장치.And a portion of the interlayer insulating layer formed under the fuse line so that at least one bending occurs in the fuse line so that the fuse line has a high resistance characteristic.
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