KR20010093718A - 위상 반전 방지 회로를 갖는 연산 증폭기 - Google Patents

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짐 놀란
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씨. 필립 채프맨
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Abstract

본 발명의 집적 회로 연산 증폭기(op amp)는 연산 증폭기의 출력 위상 반전을 발생할 수 있는 입력 전압 레벨로부터 보호되는 연산 증폭기이다. 전압 비교기는 연산 증폭기 차동 입력 트랜지스터 쌍의 입력 전압을 모니터한다. 연산 증폭기와 비교기는 집적 회로 기판에서 제작될 수 있고 집적 회로 패키지에서 패키지 될 수 있다. 입력 전압이 출력 위상 반전을 발생 할 수 있는 값일때, 비교기는 같이 감지하고 연산 증폭기 내에서 위상 반전으로 부터 연산 증폭기 출력 전압을 보호하는 회로에 결합된다.

Description

위상 반전 방지 회로를 갖는 연산 증폭기{OPERATIONAL AMPLIFIER PHASE REVERSAL PROTECTION}
본 발명은 집적 회로 연산 증폭기에 관한 것이며, 특히, 바이폴라(bipolar) 또는 접합(junction) 전계 효과 트랜지스터 입력을 갖는 연산 증폭기 회로의 보호 입력 회로에 관한 것이다.
연산 증폭기(op amp)는 네거티브(negative) 피드백에 의해 제어되는 이득(g ain)을 갖는 고 이득 증폭기이다. 연산 증폭기는 대부분의 아날로그 전자 회로에 활용되고, 센서 인터페이스(sensor interface), 로우 패스, 하이 패스 또는 밴드 패스 필터, 프로그래머블(programable) 이득 증폭기, 계측용 증폭기, 아날로그-디지털 컨버터를 위한 입력 분리 증폭기, 및 디지털-아날로그 컨버터에 대한 출력 증폭기를 갖는 전자 시스템의 주된 구성 요소가 되어 왔다. 연산 증폭기 토팔로지( topology)와 세부사항의 보다 상세한 설명은 본 명세서에 참조로서 포함된 마이크로칩 테크놀러지 애플리케이션 노트 AN722에서 찾아볼 수 있다.
연산 증폭기의 입력 단은 차동 입력 신호를 받아 들여, 대응하는 차동 전류를 능동 부하(active load)에 제공하는 한 쌍의 차동적으로 연결된 트랜지스터를 포함한다. 바이폴라 트랜지스터 또는 접합 전계 효과 트랜지스터(JFET) 연산 증폭기의 입력 단은 금속 산화물 반도체(MOS) 트랜지스터 기술에서와 같이 절연 게이트 보다는 트랜지스터 접합에 연결된다. 바이폴라 또는 JFET 타입 연산 증폭기는 연산 증폭기 입력에 연결된 트랜지스터 접합이 순방향 바이어스가 될 때 위상 반전이 되는 바람직하지 못한 특성이 나타날 수 있다. 트랜지스터 접합은 만약 입력 전압이 전압 공급 레일(rail)보다 크거나 작을 때 순방향 바이어스가 된다. 이 상태가 발생하면, (바이폴라 접합에서)큰 역전류가 흐르고, 연산 증폭기 출력은 부정확한 상태로 전환된다.
입력 신호의 위상은 상대적인 것이고 다른 신호에 상대적인 어떤 신호의 극성에 의해 정의된다. 연산 증폭기의 입력 신호와 차동 전류가 동상일 때 연산 증폭기는 동위상에 있다. 차동 전류의 위상이 입력 신호의 위상과 반대일 때 연산 증폭기의 위상 반전이 발생한다. 증폭기는 고 또는 저공급 전압 사이에 놓인 입력 신호의 공통 모드 범위(CMR)에 걸쳐서 동작 한다. 접지 공급이 단일 전압일 경우에, CMR은 공급 전압의 하나로 기준 접지인 저 공급을 포함한다. 만약 입력 신호중 하나가 노이즈 또는 부적당한 드라이브 회로로 인해 CMR의 바깥 범위로 나가면, 해당 차동 트랜지스터는 턴 오프(turn off)되거나 순방향 바이어스가 걸린 기생 다이오드를 형성할 것이다. 트랜지스터 접합에 순방향 바이어스가 걸릴때, 차동 전류의 위상은 입력 신호에 대하여 반전되고 연산 증폭기가 기능 불량과 작동을 멈추게 할 수 있다.
대부분의 바이폴라 및 JFET 연산 증폭기는 위상 반전을 방지하는 부가적인 회로를 가진다. 한 쌍의 위상 보상 다이오드는 증폭기의 위상 반전을 방지하기 위해 차동 입력과 다른 차동 트랜지스터의 컬렉터 사이에 교차 쌍으로 연결될 수 있다. 차동 트랜지스터 중 하나의 컬렉터-베이스간 접합에 순방향 바이어스가 걸릴 때, 해당 교차 쌍 다이오드는 차동 전류의 위상 반전을 방지한다. 그러나, 이런 타입의 위상 반전 방지는 차동 전류의 크기를 정상 전류 값의 20 배에서 30배 까지 증가 시킨다. 비록 연산 증폭기의 고장은 거의 발생하지 않지만, 이러한 극도로 높은 전류 레벨은 여전히 능동 부하에 기능 장애가 발생하고 연산 증폭기가 멈추게 할 수 있다.
연산 증폭기의 입력에서의 이러한 위상 반전 방지 다이오드는 연산 증폭기의 차동 입력 트랜지스터의 입력 다이오드 접합전에 행한다고 생각하기 때문에 올바른출력 상태를 유지하기 위해 신호 통로를 클램핑(clamping)한다. 그러므로, 입력 다이오드 접합은 순방향 바이어스가 걸릴 수 없고, 따라서 위상 반전이 없다. 이 해결책은 클램핑 다이오드가 연산 증폭기의 차동 입력 트랜지스터의 입력 다이오드 접합보다 작은 순방향 전압 강하를 가져야 하는 한도내에서 제한된다. 다이오드의 순방향 전압은 다이오드 면적의 자연 로그에 비례해서 사용되어야 하는 입력 차동 쌍보다 작은 다이오드 순방향 전압에 대한 약간의 마진(margin)이 허용되어야 하기 때문에 방지 다이오드는 실리콘 기판위에서 큰 면적일 수 있다. 방지 다이오드 순방향 전압 강하에 대한 이런 요구 사항과 증가된 면적 요구는 연산 증폭기의 제작에서 추가적인 처리 단계를 요구하거나 또는 연산 증폭기의 입력 차동 트랜지스터 쌍으로 바꾸게 할 수 있다.
연산 증폭기 입력이 위상 반전이 발생할 수 있기 전에 조정할 수 있는 순 방향 전류의 양을 제한할 수도 있다. 보호 다이오드의 도통 또는 턴 온(turn on)은 비교적 점진적으로 수행되고 특히 온도에 따라 변화하기 때문에 이와 같은 다이오드의 클램핑 드레스홀드 전압을 부정확하게 만든다.
도 1을 참조하면, 다이오드 위상 반전 방지 회로를 갖는 연산 증폭기 입력 단의 종래 기술의 회로도가 도시되어 있다. 바이폴라 트랜지스터 집적 회로 연산 증폭기(op amp)의 전형적인 단일 파워 공급(접지와 양 전압) 입력단이 도면 번호( 100)로 표시된다. 아날로그 집적 회로 분야에 숙련된 사람들은 바이폴라 트랜지스터를 접합 전계 효과 트랜지스터로 교체하는 것이 본 발명의 범위안이라는 것이 인지될 것이다.
연산 증폭기 입력 단(100)은 위상 반전을 방지하기 위한 교차 쌍 위상 보상 다이오드와 차동 전류의 오버슈트(overshoot)를 방지하기 위한 전류 보상 다이오드를 포함한다. 차동적으로 연결된 한 쌍의 트랜지스터(102) 및 (104)(바이폴라 또는 접합 전계 효과 트랜지스터(JFET)중 하나)는 전류 소스(106)의 출력을 나누기 위해 한 쪽에 함께 연결된 전류회로를 갖는다. 본 명세서에 사용되는 것과 같이, 트랜지스터의 "전류 회로"는 바이폴라 트랜지스터의 컬렉터-이미터간 회로이거나 JFET의 소스-드레인간 회로를 말한다. 트랜지스터의 "제어 회로"는 바이폴라 트랜지스터의 베이스이거나 JFET의 게이트를 말한다. 도 1에 나타낸 회로에서, 차동 트랜지스터는 바이폴라 피앤피(pnp) 트랜지스터이다.
입력 터미널(108) 및 (110)은 직렬 저항(112) 및 (114)을 통해 차동 입력 신호를 받기위해 적용된다. 차동 증폭기의 관습적 특성에 있어서, 트랜지스터(102) 및 (104)는 전류 소스(106)로 부터 서로 반대에서 전류를 분할하고, 각 트랜지스터 (102) 및 (104)를 통과하는 전류의 양은 각각의 입력 터미널(108) 및 (110)에서 각 트랜지스터의 베이스에 인가된 해당 입력 전압 신호에 따라 다양하다. 만약 입력 트랜지스터 베이스 중 하나에 인가된 바이어스가 일정하면, 다른 입력 트랜지스터의 베이스에서, 신호의 양은 그 트랜지스터를 통해 흐르는 전류의 양에 의해 결정될 수 있다.
입력 전류 소스(106)는 포지티브 전압 공급 VCC으로 동작하고, 반면에 pnp 입력 트랜지스터(102) 및 (104)의 컬렉터는 각각 직렬 연결된 제 1및 제 2 가변 저항 (116) 및 (118)을 통해 네거티브 전압 공급 V-(가급적 접지 전위)에 연결된다. 가변 저항(116) 및 (118)은 입력 회로의 어떠한 오프셋(offset) 전압을 최소화하기 위해 사용될 수 있다.
입력 단은 한 쌍의 포개진 캐스코드(cascode) 능동 부하 npn 바이폴라 트랜지스터(120) 및 (122)를 포함하고, 상기 트랜지스터의 이미터는 각각 입력 트랜지스터(104) 및 (102)의 컬렉터에 연결된다. 트랜지스터(120) 및 (122)의 베이스는 공통 바이어스를 위해 함께 연결된다. 트랜지스터(120) 및 (122)에 대한 바이어스 회로는 트랜지스터(120) 및 (122)의 베이스와 다이오드(126)에 연결된 전류 소스 (124)를 포함하고, 다이오드(126)는 저항(128)을 통해 접지 전위에 연결된다. 다이오드(128)는 다이오드가 연결 된 트랜지스터가 될 수 있다. 트랜지스터(120) 및 ( 122)의 전류 회로를 통해 흐르는 전류의 양과 해당되는 위상은 베이스-이미터간 전압에 의해 제어되고, 상기 전압은 베이스에서의 바이어스 전압과 저항(116) 및 (118)을 지나는 전압에 의해 결정된다. 베이스-이미터간 전압은 트랜지스터 (120) 및 (122)에 대한 바이어스 전류를 제어한다.
능동 부하(active load)는 한 쌍의 pnp트랜지스터(130) 및 (132)에 의해 형성되며, 상기 트랜지스터의 이미터는 저항(134) 및 (136)을 통해 각각 VCC에 연결되고, 베이스는 공통 바이어스를 위해 함께 연결된다. 트랜지스터(130) 베이스와 컬렉터는 트랜지스터(120) 컬렉터에 연결되고, 트랜지스터(132) 컬렉터는 트랜지스터 (122) 컬렉터에 연결된다. 연산 증폭기의 제 2단(도시되지 않음)으로 가는 출력 전류는 트랜지스터(132)의 컬렉터에서 받아진다. 트랜지스터(130) 및 (132)는 전류 미러(current mirror)로서 연결되고, 트랜지스터(132)를 통하는 전류는 트랜지스터 (130)를 통하는 전류를 거울반사(mirroring)한다. 입력(108) 및 (110)에서 입력 신호의 어떠한 불균형은 트랜지스터(120) 및 (122)를 통하는 전류에서 불균형을 발생 한다. 제 2단으로 흐르는 출력 전류는 트랜지스터(130) 및 (132)를 통하는 같은 전류와 트랜지스터(120) 및 (122) 사이에서 어떠한 전류 불균형을 조화시킨다. 입력 (108) 또는 (110)에서 입력 신호가 다른 입력 신호에 비해 감소함에 따라, 각각 연결된 트랜지스터(102) 또는 (104) 컬렉터 전류는 증가하고, 각각의 저항에 걸리는 전압을 증가시킨다. 그러나, 입력(108) 또는 (110)에서 입력 전압중 하나가 각각의 저항(116) 또는 (118)을 지나는 전압보다 아래로 다이오드의 전압 강하보다 더 떨어지면, 각각의 입력 트랜지스터(102) 또는 (104)의 컬렉터-베이스간 pn접합은 순방향 바이어스가 걸린다. 이 것이 컬렉터-베이스간 접합을 통해 흐르는 전류와 반대되는 기생 다이오드(138) 또는 (140)를 만들며, 상기 기생 다이오드는 저항(1 16) 또는 (118)을 지나는 전압을 감소시키고 캐스코드 트랜지스터(102) 및 (104) 전류의 위상을 반전시켜 증폭기가 위상 반전된다. 차동 입력(108) 또는 (110)중 하나가 감소함에 따라, 각각의 저항 전압은 증가해야 하지만, 순 방향 바이어스가 걸린 기생 다이오드의 존재는 대신에 저항 전압을 감소시키고 증폭기의 위상 반전을 초래한다. 바이폴라 차동 트랜지스터에 대해서, 입력 단은 위상 반전이 공통 모드 제거 전압(CMR) 외부와 낮은 기준 전위아래에서 발생하기 때문에 통상 바이어스 되어 있다. 예를 들면, 저항에 80mV의 바이어스 전압이 걸리면, 접합은 상온에서 대략 -400mV의 입력에 대해 순방향 바이이스가 걸릴 것이다. 그러나, 저항 전압이 증가하면, 위상 반전이 CMR내부에서 입력 신호에 대해 발생할 가능성이 있다.
한 쌍의 위상 보상 다이오드(142) 및 (144)는 트랜지스터(120) 및 (122)를 통해 흐르는 전류의 위상 반전을 막기 위해 트랜지스터(102) 및 (104)의 베이스와 컬렉터 사이에 교차 쌍(cross-coupled) 되었다. 하나의 입력이 해당 저항(116) 또는 (118) 전압보다 아래로 다이오드의 전압 강하보다 더 떨어질때, 각 입력(108) 또는 (110)에 연결된 교차 쌍 다이오드(142) 또는 (144)는 저항 전압의 위상 반전을 막기 위해 다른 저항(118) 또는 (116)을 지나는 전압을 보다 작은 값으로 만들어서 트랜지스터(120) 및 (122)에서 전류의 위상 반전을 줄인다. 같은 전압에 대해, 위상 보상 다이오드(142) 및 (144)는 차동 트랜지스터(102) 및 (104)의 기생 다이오드(138) 및 (140)보다 큰 전류가 흘러서 위상 반전을 막는다. 정상 동작에 서, 위상 보상 다이오드(142) 및 (144)에 역방향 바이어스가 걸리고 입력 회로에 아무 영향도 주지 않는다.
도 1에 나타내고 상기에 기술한 회로는 종래의 바이폴라 차동 입력 연산 증폭기이다. 상기 연산 증폭기(100)는 위상 반전 문제(기생 다이오드(138) 또는 (140 ) 중 하나에 순방향 바이어스가 걸리는 효과)를 피하는 반면, 교차 쌍 다이오드 (142) 또는 (144)중 하나는 차동 트랜지스터의 순방향 바이어스가 걸린 컬렉터-베이스간 접합과 교차 쌍 다이오드에 대응하는 저항(116) 및 (118)을 지나는 전압을 줄여야 한다. 그러므로, 베이스-이미터간 전압은 캐스코드 트랜지스터 (120) 및 (1 22)를 지난다. 따라서, 정상 레벨의 20~ 30 배에 다다르게 전류를 지수적으로 증가시키기 위해 바이어스 전류는 증가한다. 이러한 보다 큰 전류 레벨은 능동 부하 기능 불량이 되고 연산 증폭기가 멈추게 할 수 있다.
그러므로, 집적 회로 연산 증폭기에서 전류 레벨의 큰 증가없이 연산 증폭기의 위상 반전을 막기 위해 바이폴라 또는 JFET 트랜지스터 입력을 보호하고 보호 회로를 제작하기 위해 표준 CMOS(complementary metal oxide semiconductor)를 사용하는 회로가 요구된다.
본 발명은 집적 회로 바이폴라 또는 JFET 연산 증폭기에서 입력 증폭기 트랜지스터의 순방향 바이어스가 걸린 컬렉터-베이스간 기생 pn 다이오드에서 출력 위상 반전을 방지하는 것을 제공하고 입력 클램핑 다이오드에 의존하지 않음으로서 종래 기술의 단점과 결함 뿐만이 아니라 상기에 확인된 문제들을 극복한다. 본 발명에 있어서, 적어도 2개의 비교기는 기준 전압(접지 및/또는 파워 공급 전압)과 연산 증폭기 차동 입력 전압을 비교하기 위해 사용된다. PMOS 차동 쌍 구성이 공통 모드 전압 범위에서 접지를 포함하기 때문에 PMOS(P-channel metal oxide semicond uctor)트랜지스터는 비교기의 차동 쌍에 사용될 수 있다.
비교기 스위치 포인트가 접지보다 작지만, 연산 증폭기 입력 다이오드 접합이 순방향 바이어스가 걸리는 포인트보다 크게 조정될 수 있게 하기 위해 이러한 비교기는 고의적인 미스매치(mismatch)를 갖는다. 바람직하게도, 이런 미스매치는 서로 다른 입력 트랜지스터 너비대 길이(W/L)비를 만듬으로서 구성될 수 있다. 입력이 비교기의 스위치 포인트 아래로 작아짐에 따라, 연산 증폭기의 올바른 출력위상 상태를 유지하기 위해 연산 증폭기내에서 신호통로를 클램프하기 위해 비교기의 출력은 토글(toggle)한다.
공통 모드 전압 범위안에서 NMOS(N-channel metal oxide semiconductor)트랜지스터는, 공급 전압(VDD)을 포함하기 위해 사용될 수 있는 것이 예상되며, 본 발명의 범위안에 있다. 이 실시예에서, VDD가 비교기의 공통 모드 범위에 포함되기 위해 본 발명의 비교기는 차동 쌍을 위해 NMOS 트랜지스터를 사용한다.
본 발명의 다른 실시예에 있어서, PMOS와 NMOS 트랜지스터 둘 다는 VSS(낮은 공급 또는 접지)와 VDD둘 다와 차동 입력 신호를 동시에 비교하는 비교기에서 차동 쌍을 위해 사용된다. 만약 입력 전압이 VDD보다크거나 또는 접지보다 작아야 하면, 연산 증폭기의 올바른 출력 위상 상태를 유지하기 위해 각각의 비교기는 내부 연산 증폭기 신호 통로를 클램프하기 위해 토글한다.
본 발명의 특징은 한 쌍의 비교기가 바이폴라 또는 JFET 입력 연산 증폭기의 차동 입력 상에서 신호 전압을 모니터하고 입력 신호가 원하는 범위 외부로 가면 출력 위상 반전을 방지하기 위해 사용되는 것이다.
본 발명의 다른 특징은 한 쌍의 PMOS 비교기를 사용함으로서 연산 증폭기에 파워 공급의 네거티브 전압 또는 공통 기준 접지 보다 작은 신호에 대해 연산 증폭기 차동 입력을 모니터링 하는 것이다.
본 발명의 또 다른 특징은 한 쌍의 NMOS 비교기를 사용함으로서 연산 증폭기에 파워 공급의 포지티브 기준 전압보다 큰 신호에 대해 연산 증폭기 차동 입력을 모니터링 하는 것이다.
본 발명의 또 다른 특징은 각각 한 쌍의 PMOS 비교기와 한 쌍의 NMOS 비교기를 사용함으로서 연산 증폭기에 파워 공급의 네거티브 전압 또는 공통 기준 접지보다 작고 포지티브 기준 전압보다 큰 신호에 대해 연산 증폭기 차동 입력을 모니터링하는 것이다.
또 다른 특징은 서로 다른 입력 트랜지스터 W/L비를 만듬으로서 비교기의 미스매치를 조절해 클램핑 전압 세트 포인트를 설정하는 것이다.
본 발명의 장점은 위상 반전 방지 비교기가 표준 CMOS 프로세서를 가지고 제작될 수 있다는 것이다.
본 발명의 다른 장점은 위상 반전 클램프 전압이 간단한 다이오드 회로의 위상 반전 전압보다 더 정확하다는 것이다.
본 발명의 또 다른 장점은 클램핑 전압이 온도와 처리 변동에 덜 민감하기 때문에 연산 증폭기의 동작이 더 강한 것이다.
또 다른 장점은 본 발명의 입력 비교기가 위상 반전 다이오드보다 작기 때문에 집적 회로 다이에서 보다 작은 면적을 요구한다는 것이다.
본 발명의 특징과 장점들은 개시의 목적으로 제공되며 첨부한 도면과 관련하여 이해되는 바람직한 실시예의 아래 설명으로 명백해 질 것이다.
도 1은 다이오드 위상 반전 방지 기능을 갖는 종래 기술의 연산 증폭기 입력 단의 회로도.
도 2는 본 발명의 실시예에 따른 연산 증폭기의 회로도.
도 3은 본 발명의 다른 실시예에 따른 연산 증폭기의 회로도.
도 4는 본 발명의 또 다른 실시예에 따른 연산 증폭기의 회로도.
도 5는 본 발명의 실시예에 따른 네거티브 센스(negative sense)비교기의 회로도.
도 6은 본 발명의 실시예에 따른 포지티브 센스(positive sense)비교기의 회로도.
본 발명은 집적 회로 연산 증폭기(op amp)를 연산 증폭기의 출력 위상 반전이 생길 수 있는 입력 전압 레벨로부터 보호한다. 본 발명의 실시예는 집적 회로 연산 증폭기와 연산 증폭기 차동 입력 트랜지스터쌍에 입력 전압을 모니터링하는 전압 비교기를 포함한다. 연산 증폭기와 비교기는 집적 회로 기판에서 제작될 수 있고 집적 회로 패키지로 패키지 될 수 있다. 입력 전압이 출력 위상 반전을 발생할 수 있는 값일때, 비교기의 출력은 연산 증폭기 출력 전압을 위상 반전으로 부터 막기 위해 적용된다.
이제 도면을 참조하면, 본 발명의 바람직한 실시예의 상세가 도식적으로 나타나 있다. 도면에서 같은 구성 요소는 같은 번호로 표현되고, 유사한 구성 요소는 다른 소문자 활자 케이스 첨부를 가지고 같은 번호로 표현될 것이다.
도 2를 참조하면, 본 발명의 실시예에 따른 연산 증폭기의 회로도가 도시되어 있다. 이 연산 증폭기는 도면 번호(200)로 표시된다. 입력 터미널(108) 및 (110)은 직렬 저항(112) 및 (114)를 통해 차동 입력 신호를 받기 위해 적용된다. 차동 증폭기의 관습적 특성에 있어서, 트랜지스터(102) 및 (104)는 전류 소스(106)로 부터 흐르는 전류를 서로 반대에서 분할하고, 트랜지스터(102) 및 (104) 각각을 통하는 전류의 양은 각각의 입력 터미널(108) 및 (110)에서 베이스에 인가된 해당 입력 전압 신호에 따라 변경한다. 입력 트랜지스터 베이스 중 하나에 인가된 바이어스가 일정하면, 다른 입력 트랜지스터의 베이스에서 신호의 크기는 그 트랜지스터를 통해 흐르는 전류의 양에 의해 결정될 수 있다.
입력 전류 소스(106)는 포지티브 전압 공급 VDD으로 동작하고, 반면에 pnp 입력 트랜지스터(102) 및 (104)의 컬렉터는 각각 직렬 연결된 제 1및 제 2 가변 입력 저항(116) 및 (118)을 통해 네거티브 전압 공급 V-(가급적 접지 전위)에 연결된다. 가변 저항(116) 및 (118)은 입력 회로의 어떠한 오프셋(offset) 전압을 최소화하기 위해 사용될 수 있다.
입력 단은 한 쌍의 포개진 캐스코드 능동 부하 NMOS(N-type metal oxide semiconductor)트랜지스터(220) 및 (222)를 포함하고, 상기 NMOS트랜지스터의 소스는 입력 트랜지스터(104) 및 (102) 각각의 컬렉터에 연결된다. 트랜지스터(220) 및 (222)의 게이트는 공통 바이어스를 위해 함께 연결된다. 트랜지스터(220) 및 (222)에 대한 바이어스 회로는 트랜지스터(220) 및 (222)의 게이트와 다이오드(126)에 연결된 전류 소스(124)를 포함하고, 상기 다이오드는 저항(128)을 통해 접지 전위에 연결된다. 다이오드(126)는 다이오드가 연결된 트랜지스터가 될 수도 있다. 트랜지스터(220) 및 (222)의 전류 회로를 통해 흐르는 전류의 크기와 대응하는 위상은 게이트-소스간 전압에 의해 제어되고, 게이트에서 바이어스 전압과 저항(116) 및 (118)을 지나는 전압에 의해 결정된다. 게이트-소스간 전압은 트랜지스터(220) 및 (222)에 대한 바이어스 전류를 제어한다.
능동 부하는 한 쌍의 PMOS(P-type metal oxide semiconductor) 트랜지스터 (230) 및 (232)에 의해 형성되고, 상기 트랜지스터의 소스는 각 저항(134) 및 (1 36)을 통해 VDD에 연결되며, 게이트는 공통 바이어스를 위해 함께 연결된다. 트랜지스터(230) 게이트와 드레인은 트랜지스터(220) 드레인에 연결되고, 트랜지스터(232) 드레인은 트랜지스터(222) 드레인에 연결된다. 연산 증폭기의 출력 단으로 가는 출력 전류는 트랜지스터(222) 및 (232)의 드레인에서 얻어진다. 클레스AB컨트롤(240)은 트랜지스터(222) 및 (232)로 부터 신호 엔디드 출력을 출력 트랜지스 터(246) 및 (250)을 구동하기에 알맞은 차동 출력으로 변환하는데 적용된다.
트랜지스터(230) 및 (232)는 전류 미러로서 연결되고, 트랜지스터(232)를 통하는 전류는 트랜지스터(230)를 통하는 전류와 미러링(mirroring)한다. 입력(108) 및 (110)에서 입력 신호의 어떠한 불균형은 트랜지스터(220) 및 (222)를 통하는 전류에서 불균형을 발생한다. 출력 단으로 가는 출력 전류는 트랜지스터(230) 및 (232)를 통하는 같은 전류와 트랜지스터(220) 및 (222)사이에서의 어떠한 전류 불균형을 조화시킨다. 입력(108) 또는 (110)에서 입력 신호가 다른 입력 신호에 비해 감소함에 따라, 각각 연결된 트랜지스터(102) 또는 (104) 컬렉터 전류는 증가하고, 이것은 각각의 저항 전압이 증가하게 한다. 그러나, 만약 입력(108) 또는 (110)에서 입력 전압중 하나가 각각의 저항(116) 또는 (118)을 지나는 전압보다 아래로 다이오드의 전압 강하보다 더 떨어지면, 각각의 입력 트랜지스터(102) 또는 (104)의 컬렉터-베이스간 pn 접합은 순방향 바이어스가 걸릴 것이다. 본 명세서 상기에 기술된 것과 같이 이것이 컬렉터-베이스간 접합을 통해 흐르는 전류를 반전시키는 기생 다이오드를 생성하고, 상기 기생다이오드가 저항(116) 또는 (118)을 지나는 전압을 감소시키고 캐스코드 트랜지스터(102) 및 (104) 전류의 위상을 반전시켜 결국 증폭기의 위상을 반전시킨다. 차동 입력(108) 또는 (110)중 하나가 감소함에 따라, 각각의 저항 전압은 증가해야 하지만, 순 방향 바이어스가 걸린 기생 다이오드의존재로 대신에 저항 전압은 감소하고 연산 증폭기의 입력 단의 위상 반전을 초래한다.
본 발명의 실시예에 따르면, 비교기(500a) 및 (500b)는 트랜지스터(102) (104)각각의 베이스에서 네거티브 전압 값을 모니터한다. 정상적으로, 이러한 전압은 비교기(500a, 500b)의 드레스홀드(threshold) 스위치 포인트보다 크고(매우 큰 양의 값) 비교기(500a) 및 (500b)의 출력은 각각 논리(logic) "1" 상태가 된다. 비교기(500a)의 출력이 논리 1에 있고 PMOS 트랜지스터(242) 및 (244)가 오프(off) 상태에 있으면, 그것은 출력 트랜지스터(246)의 동작에 영향을 주지 않는다. 비교기(500b)의 출력이 논리 1, 인버터(256) 출력은 논리 0 이고 NMOS 트랜지스터(252) 및 (254)가 오프상태이면, 그것은 출력 트랜지스터(246)에 영향을 주지 않는다.
비교기(500a)입력(트랜지스터(102)의 베이스, 포지티브 차동 입력)에서 전압이 비교기(500a) 드레스홀드 값보다 작으면 비교기(500a)의 출력은 논리 0이 되고 트랜지스터(242) 및 (244)는 턴 온(turn on)한다. 트랜지스터(242)가 온 상태이면, 포지티브 전압이 트랜지스터(250)의 게이트에 인가되고 사실상 트랜지스터(250)는 턴 온 한다(출력(248)은 V-또는 접지에 연결된다). 트랜지스터(244)가 온 상태이면, 포지티브 전압은 출력 트랜지스터(246)의 게이트에 인가되고 사실상 트랜지스터(246)는 턴 오프한다(출력(248)은 트랜지스터(250)의 출력 상태에 의해 결정된다).
비교기(500b)입력(트랜지스터(104)의 베이스, 네거티브 차동 입력)에서 전압이 비교기(500b) 드레스홀드 값보다 작으면 비교기(500b)의 출력은 논리 0이 되고, 인버터(256) 출력은 논리 1이 되고 트랜지스터(252) 및 (254)는 턴 온한다. 트랜지스터(254)가 온 상태 이면, 트랜지스터(250)의 게이트에 아무런 전압도 인가되지 않아서 사실상 트랜지스터(250)는 턴 온 한다(출력(248)은 트랜지스터 (246)의 출력 상태에 의해 결정된다). 트랜지스터(252)가 온 상태이면, 네거티브 전압(VDD에 비해서)이 트랜지스터(246)의 게이트에 인가되어 사실상 트랜지스터 (246)는 턴 온한다(출력(248)은 VDD에 연결된다). 그래서, 트랜지스터(102) 또는 (104) 중 하나의 컬렉터-베이스간 pn 접합에 순방향 바이어스가 걸려도 연산 증폭기(200)의 올바른 출력 위상은 언제나 유지된다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 연산 증폭기의 회로도가 나타나 있다. 이 연산 증폭기는 도면 번호(300)에 의해 참조된다. 연산 증폭기 (300)의 일반적인 동작은 도 2에 나타낸 연산 증폭기(200)에 대해 상기에서 기술한 것과 동일하다. 본 발명의 실시예에 따르면, 비교기(600a) 및 (600b)는 트랜지스터(10 2) 및 (104) 각각의 베이스에서 포지티브 전압 값을 모니터한다. 일반적으로, 이러한 전압을 비교기(600a) 및 (600b)의 드레스홀드 스위치 포인트보다 작아서(드레스홀드 스위치 포인트 보다 큰 음의 값) 비교기(600a) 및 (600b)의 출력은 각각 논리"1" 상태에 있다. 비교기(600a)의 출력이 논리 1에 있고 PMOS 트랜지스터(242) 및 (244)가 오프 상태이면, 이것은 출력 트랜지스터(246)의 동작에 영향을 주지 않는다. 비교기(600b)의 출력이 논리 1에 있고, 인버터(256) 출력은 논리 0에 있고NMOS 트랜지스터(252) 및 (254)가 동작하지 않을 때, 이것은 출력 트랜지스터(246)의 동작에 영향을 주지 않는다.
비교기(600a)입력(트랜지스터(102)의 베이스, 네거티브 차동 입력)에서 전압이 비교기(600a)드레스홀드 값보다 크면(VDD보다 큰 양의 값) 비교기(600a)의 출력은 논리 0이 되고 트랜지스터(242) 및 (244)가 턴 온한다. 트랜지스터(242)가 온(on)상태 일때, 포지티브 전압은 출력 트랜지스터(250)의 게이트에 인가되어 사실상 트랜지스터(250)가 턴 온 한다(출력(248)은 V-또는 접지에 연결된다). 트랜지스터(244)가 온(on)상태 일때, 포지티브 전압은 출력 트랜지스터(246)의 게이트에 인가되어 사실상 트랜지스터(246)는 턴 오프 한다(출력(248)은 트랜지스터(250)의 출력 상태에 의해 결정된다).
만약 비교기(600b)입력(트랜지스터(104)의 베이스, 네거티브 차동 입력)에서 전압이 비교기 드레스홀드 값보다 크고(VDD보다 큰 양의 값) 비교기(600b)의 출력이 논리 0이 되면, 인버터(256) 출력은 논리 1로 되고 트랜지스터(252) 및 (254)는 턴 온 한다. 트랜지스터(254)가 온(on)상태 일때, 출력 트랜지스터(250)의 게이트에는 아무런 전압도 인가되지 않고, 사실상 트랜지스터(250)는 턴 오프(turn off)한다(출력(248)은 트랜지스터(246)의 출력 상태에 의해 결정된다). 트랜지스터(252)가 온(on)상태일때, 네거티브 전압(VDD에 비해)이 출력 트랜지스터 (246)의 게이트에 인가되어, 사실상 트랜지스터(246)는 턴 온(turn on) 한다(출력(248)은 VDD에 연결된다). 그래서, 연산 증폭기(300)의 올바른 출력 위상이 언제나 유지된다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 연산 증폭기의 회로도가 되시되어 있다.이 연산 증폭기는 도면 번호(400)에 의해 참조된다. 연산 증폭기(400)의 일반적인 동작은 도 2에 나타낸 연산 증폭기(200)에 대해 상기에 기술한 것과 같다.
본 발명의 실시예에 따르면, 비교기(500a) 및 (500b)는 각각의 트랜지스터 (102) 및 (104)베이스에서 네거티브 전압 값을 모니터한다. 일반적으로, 이들 전압은 비교기(500a) 및 (500b)의 드레스홀드 스위치 포인트보다 커서(매우 큰 양의 값), 비교기(500a) 및 (500b)의 출력은 각각 논리"1" 상태에 있다. 비교기(500a)의 출력이 논리 1에 있고 PMOS트랜지스터(242) 및 (244)가 오프(off)상태에 있을때, 출력 트랜지스터(246)의 동작에는 아무런 영향을 주지 않는다. 비교기(500b)의 출력이 논리 1에 있고 인버터(256) 출력은 논리 0에 있고 NMOS 트랜지스터(252) 및 (254)는 오프(off)상태일때, 출력 트랜지스터(246)의 동작에는 아무런 영향을 주지 않는다.
비교기(600a) 및 (600b)는 각각의 트랜지스터(102) 및 (104)의 베이스에서 포지티브 전압 값을 모니터한다. 일반적으로, 이들 전압은 비교기(600a) 및 (600b)의 드레스홀드 스위치 포인트보다 작아서(보다 큰 음의 값), 비교기(600a) 및 (600b)의 출력은 각각 논리"1" 상태에 있다. 비교기(600b)의 출력이 논리 1에 있고 PMOS 트랜지스터(242) 및 (244)가 오프(off)상태에 있을때, 출력 트랜지스터(246)의 동작에는 영향을 주지 않는다. 비교기(600a)의 출력이 논리 1 상태에 있고, 인버터(256)출력은 논리 0 상태에 있고 NMOS 트랜지스터(252) 및 (254)는 오프(off)상태일때, 출력 트랜지스터(246)의 동작에 영향을 주지 않는다.
비교기(500a) 입력(트랜지스터(102)의 베이스, 포지티브 차동 입력)에서 전압이 비교기(500a) 드레스홀드 값 아래로 내려가면 비교기(500a)의 출력은 논리 0 상태가 되고 트랜지스터(242) 및 (244)는 턴 온(turn on)한다. 트랜지스터(242)가 온(on)상태일 때, 포지티브 전압은 출력 트랜지스터(250)의 게이트에 인가되어, 사실상 트랜지스터(250)는 턴 온(turn on)한다(출력(248)은 V-또는 접지에 연결 된다 ). 트랜지스터(244)가 온(on)상태일때, 포지티브 전압은 출력 트랜지스터(246)의 게이트에 인가되어, 사실상 트랜지스터(246)는 턴 오프(turn off)한다(출력(248)은 트랜지스터(250)의 출력 상태에 의해 결정된다).
비교기(500b) 입력(트랜지스터(104)의 베이스, 네거티브 차동 입력)에서 전압이 비교기(500b) 드레스홀드 값 아래로 내려가면 비교기(500b) 출력은 논리 0 상태가 되고, 인버터(256)출력은 논리 1로 되고 트랜지스터(252) 및 (254)가 턴 온 (turn on)한다. 트랜지스터(254)가 온(on)상태일때, 출력 트랜지스터(250)의 게이트에 아무런 전압도 인가되지 않아서, 사실상 트랜지스터(250)는 턴 오프(turn off)한다(출력(248)은 트랜지스터(246)의 출력 상태에 의해 결정된다). 트랜 지스터(252)가 온(on)상태일때, 네거티브 전압(VDD에 비해)은 출력 트랜지스터(246)의 게이트에 인가되어, 사실상 트랜지스터(246)는 턴 온(turn on)한다(출력(248)은 VDD에 연결된다). 그러므로, 트랜지스터(102) 또는 (104)중 하나의 컬렉터-베이스간pn접합에 순방향 바이어스가 걸려도 연산 증폭기(400)의 올바른 출력 위상은 언제나 유지된다.
만약 비교기(600b) 입력(트랜지스터(104)의 베이스, 네거티브 차동 입력)에서 전압이 비교기(600b) 드레스홀드 값보다 크면(VDD보다 양의 값) 비교기( 600b)의 출력은 논리 0이 되고 트랜지스터(242) 및 (244)는 턴 온(turn on)한다. 트랜지스터(242)가 온(on)상태일때, 포지티브 전압이 출력 트랜지스터(250)의 게이트에 인가되어, 사실상 트랜지스터(250)가 턴 온(turn on) 한다 (출력(248)은 V-또는 접지에 연결된다). 트랜지스터(244)가 온(on)상태일때, 포지티브 전압은 출력 트랜지스터(246)의 게이트에 인가되어, 사실상 트랜지스터 (246)는 턴 오프(turn off)한다(출력(248)은 트랜지스터(250)의 출력 단에 의해 결정된다).
만약 비교기(600a)입력(트랜지스터(102)의 베이스, 포지티브 차동 입력)에서 전압이 비교기(600a) 드레스홀드 값보다 크면(VDD보다 양의 값) 비교기(600a)의 출력은 논리 0이 되고, 인버터(256)출력은 논리 1이되고 트랜지스터(252) 및 (254)는 턴 온(turn on)한다. 트랜지스터(254)가 온(on)상태일때, 출력 트랜지스터 (250)의 게이트에 아무런 전압도 인가되지 않아서, 사실상 트랜지스터(250)는 턴 오프(turn off)한다(출력(248)은 트랜지스터(246)의 출력에 의해 결정된다). 트랜지스터(252)가 온(on)상태 일때, 네거티브 전압(VDD에 비해)이 출력 트랜지스터 (246)의 게이트에 인가되어, 사실상 트랜지스터(246)는 턴 온(turn on) 한다 (출력(248)은 VDD에연결된다). 그러므로, 연산 증폭기(400)의 올바른 출력 위상은 언제나 유지된다.
도 5를 참조하면, 본 발명의 실시예에 따른 네거티브 센스 비교기의 회로도가 나타나 있다. 네거티브 센스 비교기에 대한 회로는 도면 번호(500)에 의해 표시된다. 이 구조는 공통 모드 전압 범위 내에서 접지를 포함하기 때문에 PMOS 트랜지스터(502) 및 (504)는 비교기(500)의 차동 입력 쌍으로 사용된다. 비교기 (500)의 스위치 포인트가 접지 또는 기준 전압 V-보다 작지만, 컬렉터-베이스간 접합에 순 방향 바이어스가 걸리는 포인트보다는 큰 값에서 조절되기 위해 비교기 (500) 트랜지스터(502) 및 (504)는 고의적 미스매치(intentinal mismatch)를 갖는다. 바람직하게도, 이 미스매치는 서로 다른 입력 트랜지스터(502) 및 (504) 너비대 길이 W/L비를 만듬으로서 구성된다. 입력이 비교기(500)의 스위치 포인트보다 작아지면, 비교기의 출력(506)은 접지로 토글(toggle)한다(NMOS 트랜지스터 (508) 턴 온(turn o n)).
도 6을 참조하면, 본 발명의 실시예에 따른 포지티브 센스 비교기의 회로도가 나타나 있다. 포지티브 센스 비교기에 대한 회로는 도면 번호(600)로 표시된다. 이 구조는 공통 모드 전압 범위 내에서 VDD를 포함하기 때문에 NMOS 트랜지스터 (602) 및 (604)는 비교기(600)의 차동 입력 쌍으로 사용된다. 비교기(600)의 스위치 포인트는 VDD보다 크지만, 컬렉터-베이스간 접합에 순방향 바이어스가 걸리는 포인트보다 작게 조절되기위해 비교기(600) 트랜지스터(602) 및 (604)는 고의적 미스매치를 갖는다. 바람직하게도, 이 미스매치는 서로 다른 입력 트랜지스터 (602) 및(604)너비대 길이W/L비를 만듬으로서 구성된다. 입력이 비교기 (600)의 스위치 포인트보다 크게 되면, 비교기의 출력은 VDD로 토글 (toggle) 한다(PMOS 트랜지 스터(608) 턴 온(turn on)).
그러므로, 본 발명은 기존의 문제 뿐만이 아니라 목적을 수행하고 언급된 목표와 장점에 도달하는데 적용된다. 본 발명은 특정 실시예를 참조로 서술되고, 기술되며 정의되었고, 상기 참조는 본 발명의 제한을 의미하지 않으며, 그러한 제한 이 의미되어서도 안된다. 본 발명은 형식과 기능에서 이 기술분야에 숙련된 사람들이 할 수 있는 수정, 변경 및 동등한 형태를 수용할 수 있다. 서술되고 기술된 본 발명의 바람직한 실시예들은 단지 예시일뿐, 본 발명의 모든 범위를 나타낸 것은 아니다. 따라서, 본 발명은 모든 측면에서 동등하게 인식되어지는 첨부된 청구항의 정신과 범위에 의해서만 제한되어야 한다.

Claims (26)

  1. 출력 위상 반전 방지 회로를 갖는 집적 회로 연산 증폭기로서, 상기 증폭기는:
    차동 입력을 갖는 연산 증폭기와; 상기 차동 입력 중 하나는 포지티브 입력이고 다른 차동 입력은 네거티브 입력이며;
    연산 증폭기의 포지티브 입력에 연결되고 바로 위 전압을 감지하는 포지티브 센스 입력, 제 1전압에 연결된 네거티브 센스 입력 및 제 1및 제 2 논리 레벨을 갖는 출력을 가지는 제 1 비교기와; 상기 출력은 포지티브 센스 입력이 제 1 전압보다 크거나 같은 전압에 있을 때 제 1 논리 레벨에 있고 포지티브 센스 입력이 제 1 전압보다 작은 전압에 있을 때 출력은 제 2 논리 레벨에 있으며;
    연산 증폭기의 네거티브 입력에 연결되고 바로 위 전압을 감지하는 포지티브 센스 입력, 제 1 전압에 연결된 네거티브 센스 입력과 제 1및 제 2 논리 레벨을 갖는 출력을 가지는 제 2 비교기를 포함하고; 상기 출력은 포지티브 입력이 제 1 전압보다 크거나 같은 전압에 있을 때 제 1 논리 레벨에 있고 포지티브 센스 입력이 제 1 전압보다 작을 때 출력은 제 2 논리 레벨에 있으며;
    상기 제 1 비교기 출력은 연산 증폭기의 제 1 논리 회로에 연결되고 제 1 비교기 출력이 제 2 논리 레벨에 있을 때 연산 증폭기의 출력은 최저 전압 레벨로 강요되며;
    상기 제 2 비교기 출력은 연산 증폭기의 제 2 논리 회로에 연결되고 제 2 비교기 출력이 제 2 논리 레벨에 있을때 연산 증폭기의 출력은 최고 전압 레벨로 강요되는 집적 회로 연산 증폭기.
  2. 제 1항에 있어서, 상기 집적 회로 연산 증폭기는:
    연산 증폭기의 포지티브 입력에 연결되고 바로 위 전압을 감지하는 네거티브 센스 입력, 제 2 전압에 연결된 포지티브 센스 입력과 제 1 및 제 2 논리 레벨을 가진 출력을 가지는 제 3 비교기와; 상기 출력은 네거티브 센스 입력이 제 2 전압보다 작거나 같은 전압에 있을 때 제 1 논리 레벨에 있고 네거티브 센스 입력이 제 2 전압보다 큰 전압에 있을때 출력이 제 2 논리 레벨에 있고;
    연산 증폭기의 네거티브 입력에 연결되고 바로 위 전압을 감지하는 네거티브 센스 입력, 제 2 전압에 연결된 포지티브 센스 입력과 제 1및 제 2 논리 레벨을 갖는 출력을 가지는 제 4 비교기를 더 포함하고; 상기 출력은 네거티브 센스 입력이 제 2 전압보다 작거나 같은 전압에 있을 때 출력이 제 1 논리 레벨에 있고 네거티브 센스 입력이 제 2 전압보다 큰 전압에 있을 때 출력이 제 2 논리 레벨이 있고;
    상기 제 4 비교기 출력은 연산 증폭기의 제 1 논리 회로에 연결되어 제 4 비교기 출력이 제 2 논리 레벨에 있을때 연산 증폭기의 출력은 최소 전압 레벨로 강요되고;
    상기 제 3 비교기 출력은 연산 증폭기의 제 2 논리 회로에 연결되어 제 3 비교기 출력이 제 2 논리 레벨에 있을때 연산 증폭기의 출력은 최대 전압 레벨로 강요되는 것을 특징으로 하는 집적 회로 연산 증폭기.
  3. 출력 위상 반전 방지 회로를 갖는 집적 회로 연산 증폭기로서, 상기 증폭기는:
    차동 입력을 가진 연산 증폭기와; 상기 차동 입력 중 하나는 포지티브 입력이고 다른 차동 입력은 네거티브 입력이며;
    연산 증폭기의 포지티브 입력에 연결되고 바로 위 전압을 감지하는 네거티브 센스 입력, 제 2 전압에 연결된 포지티브 센스 입력과 제 1 및 제 2 논리 레벨을 가진 출력을 가지는 제 3 비교기와; 상기 출력은 네거티브 센스 입력이 제 2 전압보다 작거나 같은 전압에 있을 때 제 1 논리 레벨에 있고 네거티브 센스 입력이 제 2 전압보다 큰 전압에 있을때 출력이 제 2 논리 레벨에 있으며;
    연산 증폭기의 네거티브 입력에 연결되고 바로 위 전압을 감지하는 네거티브 센스 입력, 제 2 전압에 연결된 포지티브 센스 입력과 제 1및 제 2 논리 레벨을 갖는 출력을 가지는 제 4 비교기를 포함하고; 상기 출력은 네거티브 센스 입력이 제 2 전압보다 작거나 같은 전압에 있을 때 출력이 제 1 논리 레벨에 있고 네거티브 센스 입력이 제 2 전압보다 큰 전압에 있을 때 출력이 제 2 논리 레벨이 있고;
    상기 제 4 비교기 출력은 연산 증폭기의 제 1 논리 회로에 연결되어 제 4 비교기 출력이 제 2 논리 레벨에 있을때 연산 증폭기의 출력은 최소 전압 레벨로 강요되고;
    상기 제 3 비교기 출력은 연산 증폭기의 제 2 논리 회로에 연결되어 제 3 비교기 출력이 제 2 논리 레벨에 있을때 연산 증폭기의 출력은 최대 전압 레벨로 강요되는 집적 회로 연산 증폭기.
  4. 제 1항에 있어서, 상기 연산 증폭기는 바이폴라 입력 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로 연산 증폭기.
  5. 제 1항에 있어서, 상기 연산 증폭기는 접합 전계 효과 입력 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로 연산 증폭기.
  6. 제 1항에 있어서, 상기 제 1및 제 2 비교기는 N 채널 및 P 채널 금속 산화물 반도체 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로 연산 증폭기.
  7. 제 2항에 있어서, 상기 제 3및 제 4 비교기는 N 채널 및 P 채널 금속 산화물 반도체 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로 연산 증폭기.
  8. 제 1항에 있어서, 상기 제 1 논리 회로는 연산 증폭기의 출력 트랜지스터가 최소 전압 레벨이 되도록 하는 것을 특징으로 하는 집적 회로 연산 증폭기.
  9. 제 1항에 있어서, 상기 제 2 논리 회로는 연산 증폭기의 출력 트랜지스터가최대 전압 레벨이 되도록 하는 것을 특징으로 하는 집적 회로 연산 증폭기.
  10. 제 1항에 있어서, 상기 최소 전압 레벨은 대략 접지 전위에 있는 것을 특징으로 하는 집적 회로 연산 증폭기.
  11. 제 1항에 있어서, 상기 최대 전압 레벨은 대략 연산 증폭기에 공급하는 공급 전압에 있는 것을 특징으로 하는 집적 회로 연산 증폭기.
  12. 제 1항에 있어서, 상기 제 1 논리 레벨은 논리 1이고 제 2 논리 레벨은 논리 0인 것을 특징으로 하는 집적 회로 연산 증폭기.
  13. 제 1항에 있어서, 상기 제 1 논리 레벨은 논리 0이고 제 2 논리 레벨은 논리 1인 것을 특징으로 하는 집적 회로 연산 증폭기.
  14. 제 1항에 있어서, 상기 제 1 전압은 대략 접지 전위에 있는 것을 특징으로 하는 집적 회로 연산 증폭기.
  15. 제 1항에 있어서, 상기 제 2 전압은 대략 연산 증폭기에 공급하는 공급 전압 에 있는 것을 특징으로 하는 집적 회로 연산 증폭기.
  16. 제 1항에 있어서, 상기 연산 증폭기와 제 1 및 제 2 비교기는 단일 집적 회로 다이상에서 제작되는 것을 특징으로 하는 집적 회로 연산 증폭기.
  17. 제 2항에 있어서, 상기 연산 증폭기와 제 1, 제 2, 제 3및 제 4 비교기는 단일 집적 회로 다이상에서 제작되는 것을 특징으로 하는 집적 회로 연산 증폭기.
  18. 제 1항에 있어서, 상기 제 1 비교기 입력 트랜지스터 각각은 다른 너비대 길이비를 가지는 것을 특징으로 하는 집적 회로 연산 증폭기.
  19. 제 1항에 있어서, 상기 제 2 비교기 입력 트랜지스터 각각은 다른 너비대 길이비를 가지는 것을 특징으로 하는 집적 회로 연산 증폭기.
  20. 제 1항에 있어서, 상기 제 3비교기 입력 트랜지스터 각각은 다른 너비대 길이비를 가지는 것을 특징으로 하는 집적 회로 연산 증폭기.
  21. 제 1항에 있어서, 상기 제 4비교기 입력 트랜지스터 각각은 다른 너비대 길이비를 가지는 것을 특징으로 하는 집적 회로 연산 증폭기.
  22. 포지티브 및 네거티브 차동 입력을 가지는 집적 회로 연산 증폭기를 출력 위상 반전으로 부터 보호하기 위한 방법으로서, 상기 방법은:
    제 1 비교기에서 연산 증폭기의 포지티브 입력에서의 전압과 제 1 전압을 비교하는 단계와; 상기 제 1 비교기 출력은 연산 증폭기의 포지티브 입력상의 전압이 제 1 전압보다 크거나 같을 때 제 1 논리 레벨에 있고 연산 증폭기의 포지티브 입력상의 전압이 제 1 전압 보다 작을 때 제 1 비교기 출력은 제 2 논리 레벨에 있으며;
    제 2 비교기에서 연산 증폭기의 네거티브 입력 상의 다른 전압과 제 1 전압을 비교하는 단계와; 상기 제 2 비교기 출력은 연산 증폭기의 네거티브 입력상의 다른 전압이 제 1 전압보다 크거나 같을 때 제 1 논리 레벨에 있고 연산 증폭기의 네거티브 입력상의 다른 전압이 제 1 전압보다 작을 때 제 2 비교기 출력은 제 2 논리 레벨에 있고;
    제 1 비교기 출력이 제 2 논리 레벨에 있을때 연산 증폭기 출력이 최소 전압 레벨이 되게 하는 단계; 그리고
    제 2 비교기 출력이 제 2 논리 레벨에 있을때 연산 증폭기 출력이 최대 전압 레벨이 되게 하는 단계를 포함하는 방법.
  23. 제 22항에 있어서, 상기 방법은:
    제 3 비교기에서 연산 증폭기의 포지티브 입력상의 전압과 제 2 전압을 비교하는 단계와; 상기 제 3 비교기 출력은 연산 증폭기의 포지티브 입력상의 전압이 제 2 전압보다 작거나 같을때 제 1 논리 레벨에 있고 연산 증폭기의 포지티브 입력상의 전압이 제 2 전압 보다 클 때 제 3 비교기 출력은 제 2 논리 레벨에 있고;
    제 4 비교기에서 연산 증폭기의 네거티브 입력상의 다른 전압과 제 2 전압을 비교하는 단계와; 상기 제 4 비교기 출력은 연산 증폭기의 네거티브 입력상의 다른 전압이 제 2 전압보다 작거나 같을때 제 1 논리 레벨에 있고 연산 증폭기의 네거티브 입력상의 다른 전압이 제 2 전압보다 클 때 제 2 비교기 출력은 제 2 논리 레벨에 있으며;
    제 4 비교기 출력이 제 2 논리 레벨에 있을 때 연산 증폭기 출력이 최소 전압 레벨이 되게 하는 단계와; 그리고
    제 3 비교기 출력이 제 2 논리 레벨에 있을 때 연산 증폭기 출력이 최대 전압 레벨이 되게 하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  24. 포지티브 및 네거티브 차동 입력을 가지는 집적 회로 연산 증폭기를 출력 위상 반전으로 부터 보호하기 위한 방법으로서, 상기 방법은:
    제 3 비교기에서 연산 증폭기의 포지티브 입력상의 전압과 제 2 전압을 비교하는 단계와; 상기 제 3 비교기 출력은 연산 증폭기의 포지티브 입력상의 전압이 제 2 전압보다 작거나 같을때 제 1 논리 레벨에 있고 연산 증폭기의 포지티브 입력상의 전압이 제 2 전압 보다 클 때 제 3 비교기 출력은 제 2 논리 레벨에 있으며;
    제 4 비교기에서 연산 증폭기의 네거티브 입력상의 다른 전압과 제 2 전압을 비교하는 단계와; 상기 제 4 비교기 출력은 연산 증폭기의 네거티브 입력상의 다른 전압이 제 2 전압보다 작거나 같을때 제 1 논리 레벨에 있고 연산 증폭기의 네거티브 입력상의 다른 전압이 제 2 전압보다 클 때 제 2 비교기 출력은 제 2 논리 레벨에 있고;
    제 4 비교기 출력이 제 2 논리 레벨에 있을 때 연산 증폭기 출력이 최소 전압 레벨이 되게 하는 단계와; 그리고
    제 3 비교기 출력이 제 2 논리 레벨에 있을 때 연산 증폭기 출력이 최대 전압 레벨이 되게 하는 단계를 포함하는 방법.
  25. 제 23항에 있어서, 상기 최소 전압 레벨은 대략 접지 전위에 있고 상기 최대 전압 레벨은 대략 연산 증폭기에 공급되는 공급 전압에 있는 것을 특징으로 하는 방법.
  26. 제 24항에 있어서, 상기 최소 전압 레벨은 대략 접지 전위에 있고 상기 최대 전압 레벨은 대략 연산 증폭기에 공급되는 공급 전압에 있는 것을 특징으로 하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111585523A (zh) * 2019-02-19 2020-08-25 立积电子股份有限公司 其晶体管都是双极结型晶体管的功率侦测器

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6404266B1 (en) * 2000-07-25 2002-06-11 National Semiconductor Corporation Differential input stage with bias current reduction for latch-up prevention
DE10038321A1 (de) * 2000-08-05 2002-02-14 Philips Corp Intellectual Pty Anpaßschaltung für Audio- und Videosignale
JP2002151966A (ja) * 2000-11-14 2002-05-24 Pioneer Electronic Corp アイソレータ回路
US6703900B2 (en) * 2002-06-05 2004-03-09 Texas Instruments Incorporated Fast, stable overload recovery circuit and method
US6933784B2 (en) * 2003-11-05 2005-08-23 Texas Instruments Incorporated Output stage for high gain and low distortion operational amplifier
JP3874776B2 (ja) * 2004-10-15 2007-01-31 ローム株式会社 演算増幅器
JP2008197723A (ja) * 2007-02-08 2008-08-28 Toshiba Corp 電圧発生回路
EP1978636B1 (en) * 2007-04-06 2010-06-30 STMicroelectronics Design and Application S.R.O. Amplifier having an output protection, in particular operational amplifier for audio application
JP4657252B2 (ja) * 2007-06-04 2011-03-23 三洋電機株式会社 チャージポンプ回路及びスライスレベルコントロール回路
US7777526B2 (en) * 2008-06-06 2010-08-17 Altera Corporation Increased sensitivity and reduced offset variation in high data rate HSSI receiver
JP5022318B2 (ja) * 2008-07-16 2012-09-12 新日本無線株式会社 演算増幅器
CA2769992A1 (en) * 2009-08-12 2011-02-17 Thomson Licensing Method and system for crosstalk and distortion corrections for three-dimensional (3d) projection
CN101860368B (zh) * 2010-05-10 2012-12-05 中国电子科技集团公司第五十八研究所 一种适用于标准cmos工艺的负电压有效传输电路
TWI456221B (zh) * 2011-01-21 2014-10-11 Chroma Ate Inc 具有模擬發光二極體特性之電子負載
JP5795934B2 (ja) * 2011-10-17 2015-10-14 新日本無線株式会社 演算増幅器
US8823457B1 (en) * 2012-12-17 2014-09-02 Google Inc. Short circuit current protection in an amplifier
CN104360130A (zh) * 2014-11-05 2015-02-18 中国电子科技集团公司第四十三研究所 一种磁隔离放大器输入电流的测试方法
CN104661170A (zh) * 2015-03-09 2015-05-27 山东省计算中心（国家超级计算济南中心） 多音箱故障检测系统
US10296026B2 (en) * 2015-10-21 2019-05-21 Silicon Laboratories Inc. Low noise reference voltage generator and load regulator
CN207283503U (zh) * 2017-07-27 2018-04-27 广州联星科技有限公司 双向电流自适应功率放大器偏置电路
US10917058B2 (en) * 2018-07-06 2021-02-09 Texas Instruments Incorporated Servo-amplifier with closed-loop biasing
JP7431528B2 (ja) * 2019-08-08 2024-02-15 株式会社東芝 半導体増幅回路
CN113037236B (zh) * 2019-12-09 2022-10-14 圣邦微电子（北京）股份有限公司 一种运算放大器
JP7388914B2 (ja) * 2019-12-24 2023-11-29 日清紡マイクロデバイス株式会社 演算増幅器
CN111371458A (zh) * 2020-03-16 2020-07-03 长江存储科技有限责任公司 一种电压放大电路和乘法数模转化器
CN114584088A (zh) * 2020-12-02 2022-06-03 圣邦微电子（北京）股份有限公司 运算放大器、集成电路及运算放大器的内部电源产生方法
US20230092097A1 (en) * 2021-09-22 2023-03-23 Texas Instruments Incorporated Amplifier output stage circuitry

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3990020A (en) * 1975-06-26 1976-11-02 Hughes Aircraft Company DC linear power amplifier
NL7902160A (nl) * 1979-03-20 1980-09-23 Philips Nv Eindversterker met niet-lineaire tegenkoppeling.
US4823227A (en) * 1985-09-16 1989-04-18 Sta-Con, Inc. Three-phase monitor circuitry
US4871980A (en) * 1987-03-18 1989-10-03 Zdzislaw Gulczynski High efficiency power amplifier comprising multilevel power supply
US4866398A (en) * 1988-04-12 1989-09-12 Zdzislaw Gulczynski Analog power amplifier
US5153529A (en) * 1991-08-30 1992-10-06 Motorola, Inc. Rail-to-rail input stage of an operational amplifier
US5418491A (en) 1994-07-07 1995-05-23 Analog Devices, Inc. Operational amplifier compensation circuit for preventing phase reversal and maintaining performance for inputs outside the common mode range

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111585523A (zh) * 2019-02-19 2020-08-25 立积电子股份有限公司 其晶体管都是双极结型晶体管的功率侦测器
CN111585523B (zh) * 2019-02-19 2023-04-07 立积电子股份有限公司 其晶体管都是双极结型晶体管的功率侦测器

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EP1143610A2 (en) 2001-10-10
US6509797B2 (en) 2003-01-21
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