KR20010092868A - The method of wet etching an silicon nitride layer in semiconductor devices - Google Patents

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Abstract

PURPOSE: A wet etching method of a silicon nitride layer is provided to prevent a dent phenomenon of a silicon liner and to improve an etch processing margin of the silicon nitride by constantly controlling a wet etching rate of the nitride liner and a pad nitride layer. CONSTITUTION: A variation of an etch quantity of a silicon nitride layer according to the number of times of wet etching processes carried out a batch unit is firstly calculated(11). Then, a standard batch and a standard etching time are determined(13). A constant time which can be addition and subtraction accumulated from the standard etching time of the standard batch is then determined(15). Finally, the wet etching of the silicon nitride layer is performed by application the constant time(17).

Description

반도체 장치의 실리콘 질화막 습식 식각 방법{THE METHOD OF WET ETCHING AN SILICON NITRIDE LAYER IN SEMICONDUCTOR DEVICES}Silicon nitride film wet etching method of semiconductor device {THE METHOD OF WET ETCHING AN SILICON NITRIDE LAYER IN SEMICONDUCTOR DEVICES}

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 장치의 실리콘 질화막 습식 식각 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a silicon nitride film wet etching method for a semiconductor device.

일반적으로 반도체 장치의 제조 공정은 유기적으로 연결되는 각 단위 공정들을 포함하며, 각 단위 공정들은 연속적이고 반복적으로 진행된다.In general, a manufacturing process of a semiconductor device includes each unit process that is organically connected, and each unit process is performed continuously and repeatedly.

특히 반도체 장치를 제조함에 있어서, 반도체 기판에 소자 격리막을 형성하는 공정은 반도체 장치의 성능을 좌우하는 중요한 공정이므로 엄격하고 정밀한 공정 제어가 요구된다. 종래에는 질화막으로 형성한 아이솔레이션 패턴(isolation pattern)의 반도체 기판을 선택적으로 열산화시켜 절연막을 성장시키는 LOCOS(LOCal Oxidation of Silicon) 방법이 널리 사용되었다. 그런데 상술한 LOCOS방법에서 발생하는 버즈 빅(bird's beak) 현상은 소자 격리막의 폭을 증가시켜 반도체 소자의 고집적화를 제한하는 단점이 발생한다. 이와 같은 LOCOS 방법에서의 문제점을 해소하기 위한 소자 격리막 형성 방법으로 여러가지 개선 방안들이 제안되었는데, 최근에는 반도체 기판에 트렌치를 형성하고 상기 트렌치를 절연막으로 채워 반도체 소자간을 격리시키는 얕은 트렌치 격리(Shallow Trench Isolation, STI) 방법이 널리 사용되고 있다.In particular, in the manufacture of semiconductor devices, the process of forming the device isolation film on the semiconductor substrate is an important process that determines the performance of the semiconductor device, and therefore, strict and precise process control is required. Conventionally, a LOCOS (LOCal Oxidation of Silicon) method for growing an insulating film by selectively thermally oxidizing a semiconductor substrate of an isolation pattern formed of a nitride film has been widely used. However, the bird's beak phenomenon generated in the above-described LOCOS method increases the width of the device isolation layer, thereby limiting the high integration of the semiconductor device. Various improvement methods have been proposed as a method of forming a device isolation film to solve the problem of the LOCOS method. Recently, shallow trench isolation is formed to form a trench in a semiconductor substrate and fill the trench with an insulating layer to isolate the semiconductor devices. Isolation (STI) method is widely used.

상기 얕은 트렌치 격리 방법을 간단히 살펴보면 다음과 같다.The shallow trench isolation method is briefly described as follows.

도 1은 종래 방법에 따른 반도체 장치의 얕은 트렌치 격리 공정에서의 문제점을 나타내기 위한 단면도이다.1 is a cross-sectional view illustrating a problem in a shallow trench isolation process of a semiconductor device according to a conventional method.

먼저 반도체 기판(100)상에 패드 산화막(도면에 미도시) 및 패드 질화막(도면에 미도시)을 순차적으로 형성한다. 상기 패드 산화막은 열산화(thermal oxidation) 방법을 사용하여 형성하며, 200Å 내지 500Å의 얇은 두께로 형성한다. 상기 패드 질화막은 실리콘 질화막(Si3N4)으로 이루어지며, 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition, LPCVD) 방법을 사용하여 1000Å 내지 2000Å의 두께로 형성한다.First, a pad oxide film (not shown) and a pad nitride film (not shown) are sequentially formed on the semiconductor substrate 100. The pad oxide film is formed using a thermal oxidation method, and has a thin thickness of 200 kPa to 500 kPa. The pad nitride layer is formed of a silicon nitride layer (Si 3 N 4 ), and is formed to a thickness of 1000 GPa to 2000 GPa using a Low Pressure Chemical Vapor Deposition (LPCVD) method.

다음으로, 상기 패드 질화막 및 상기 패드 산화막을 상기 반도체 기판(100)상의 소자 격리막 형성 부위가 노출되도록 연속적으로 패터닝하여 아이솔레이션 패턴(isolation pattern, 도면에 미도시)을 형성한다. 다음으로, 상기 아이솔레이션 패턴을 식각 마스크(etch mask)로 하여 상기 반도체 기판(100)을 식각하여트렌치(102)를 형성한다.Next, the pad nitride layer and the pad oxide layer are successively patterned to expose the device isolation layer forming region on the semiconductor substrate 100 to form an isolation pattern (not illustrated). Next, the trench 102 is formed by etching the semiconductor substrate 100 using the isolation pattern as an etch mask.

다음으로, 상기 트렌치(102)를 포함하는 상기 반도체 기판(100) 전면에 얇게 라이너(liner, 104)를 형성한다. 상기 라이너(104)는 실리콘 질화막(Si3N4)으로 이루어지며, 약 50Å의 얇은 두께를 가지고 형성된다. 이때 필요에 따라 상기 라이너(104) 형성 전에 상기 트렌치(102)의 측벽에 열산화(thermal oxidation) 방법을 사용하여 측벽 산화막(sidewall oxide)을 성장시킬 수도 있다.Next, a thin liner 104 is formed on the entire surface of the semiconductor substrate 100 including the trench 102. The liner 104 is formed of a silicon nitride film (Si 3 N 4 ), and has a thin thickness of about 50 kPa. In this case, sidewall oxide may be grown on the sidewall of the trench 102 by using a thermal oxidation method before forming the liner 104.

다음으로, 상기 라이너(104)를 포함하는 상기 트렌치(102)를 채우도록 상기 반도체 기판(100)상에 소자 격리막(106)을 형성한다. 상기 소자 격리막(106)은 절연물질로 이루어지며, HTO(High Temperature Oxide), BPSG(BoroPhosphor Silicate Glass), USG(Undoped Silicate Glass) 등의 산화막으로 이루어진다.Next, an isolation layer 106 is formed on the semiconductor substrate 100 to fill the trench 102 including the liner 104. The device isolation layer 106 may be formed of an insulating material, and may be formed of an oxide film such as high temperature oxide (HTO), BoroPhosphor Silicate Glass (BPSG), or Undoped Silicate Glass (USG).

다음으로, 화학기계적 연마(Chemical Mechanical Polishing, CMP) 방법을 사용하여 상기 아이솔레이션 패턴상에 노출되는 상기 소자 격리막(106)을 제거하고 평탄화한다.Next, the device isolation layer 106 exposed on the isolation pattern is removed and planarized using a chemical mechanical polishing (CMP) method.

그 후에 상기 반도체 기판(100)상에 노출되는 상기 라이너(104) 및 상기 패드 질화막을 스트립(strip) 공정을 사용하여 습식 식각한다. 습식 식각을 위한 식각 용액은 85의 농도를 가지는 인산(H3PO4) 용액을 사용한다. 상기 85의 인산 용액 농도는 동일 조건에서 가장 좋은 식각율을 나타내는 것으로 알려져 있다. 상기 인산 용액의 온도는 일반적으로 160℃ 내지 170℃의 온도를 가지는 것이 바람직하다.Thereafter, the liner 104 and the pad nitride layer exposed on the semiconductor substrate 100 are wet etched using a strip process. The etching solution for wet etching uses a solution of phosphoric acid (H 3 PO 4 ) having a concentration of 85. The phosphoric acid solution concentration of 85 is known to exhibit the best etching rate under the same conditions. It is preferable that the temperature of the said phosphoric acid solution generally has a temperature of 160 to 170 degreeC.

상술한 종래의 반도체 장치의 얕은 트렌치 소자 격리 방법에서 상기 반도체기판상에 노출되는 라이너 및 패드 질화막을 연속적으로 제거하기 위하여 습식 식각 공정을 진행할 때, 상기 라이너 및 패드 질화막을 이루는 실리콘 질화막은 습식 식각 용액으로 인산(H3PO4) 용액을 사용한다. 상기 인산 용액은 습식 식각 공정이 반복되어 습식 식각 처리량이 증가할수록, 즉 습식 식각 처리하는 배치(batch) 수가 증가할수록 상기 식각 용액의 식각율은 감소하게 된다. 이때, 하나의 배치(batch)는 50매의 웨이퍼를 포함하는데, 반도체 제조 공정에서 생산량을 증대시키기 위하여 습식 식각 또는 화학 기상 증착 공정에서 배치(batch) 단위로 공정을 진행하는 것이 일반적이다.In the above-described shallow trench isolation method of the semiconductor device, when the wet etching process is performed to continuously remove the liner and pad nitride film exposed on the semiconductor substrate, the silicon nitride film forming the liner and pad nitride film is a wet etching solution. Phosphoric acid (H 3 PO 4 ) solution is used. The etching rate of the phosphate solution decreases as the wet etching process is repeated and the wet etching throughput increases, that is, as the number of batches subjected to wet etching increases. In this case, one batch includes 50 wafers. In order to increase production in a semiconductor manufacturing process, a batch process is usually performed in a wet etching or chemical vapor deposition process.

이와 같이, 습식 식각 처리 배치 수가 증가함에 따라 실리콘 질화막에 대한 인산 용액의 식각율이 저하되면, 반도체 기판상의 라이너 및 패드 질화막을 이루는 실리콘 질화막을 제거하기 위하여 습식 식각 공정을 진행할 때, 식각량의 제어가 어렵게 된다. 예를 들어, 전체 습식 식각 공정이 10 배치로 이루어지는 경우에, 1 배치를 진행할 때의 식각율을 기준으로 공정을 진행하면 소정 배치 수 이후의 식각 배치들에서 목표 식각량에 못 미치는 식각량을 얻게 되며, 10 배치를 진행할 때의 식각율을 기준으로 공정을 진행하면 소정 배치 수 이전의 식각 배치들에서 소정 배치 수 이전의 식각 배치들에서 목표 식각량에 못 미치는 식각량을 얻게 된다. 이에 따라 전 공정 배치에 걸쳐 목표 식각량을 얻기 위하여 실리콘 질화막의 과식각이 불가피하며, 이러한 경우, 도 1의 A 부위에서 볼 수 있는 바와 같이 소자 격리막 양측 상부의 라이너가 과식각되어 덴트(dent) 현상 또는 디핑(dipping) 현상 등의 실리콘 질화막 과식각 현상이 발생한다. 반도체 기판상에 노출되는 실리콘 질화막을 제거하여 소자 격리막을 완성하는 공정에서, 도 1의 A 부위에 도시된 바와 같이 실리콘 질화막 과식각에 의하여 라이너의 덴트 또는 디핑 현상이 발생하면 반도체 장치의 문턱 전압(threshold voltage) 저하, 후속 게이트 산화막의 절연 파괴 전압(breakdown voltage) 저하 및 누설 전류 발생 등 전기적 특성이 저하되는 문제점이 발생한다.As such, when the etching rate of the phosphate solution with respect to the silicon nitride film decreases as the number of wet etching batches increases, the etching amount is controlled when the wet etching process is performed to remove the silicon nitride film forming the liner and pad nitride film on the semiconductor substrate. Becomes difficult. For example, in the case where the entire wet etching process consists of 10 batches, if the process is performed based on the etch rate at the time of one batch, the etching batches after the predetermined number of batches may obtain an amount of etching below the target etching amount. When the process is performed based on the etching rate when the 10 batches are performed, the amount of etching below the target etching amount is obtained in the etching batches before the predetermined number of batches. As a result, overetching of the silicon nitride film is inevitable in order to obtain a target etching amount over the entire process batch, and in this case, as shown in part A of FIG. 1, the liners on both sides of the device isolation layer are overetched to dent. Silicon nitride film over-etching such as development or dipping occurs. In the process of removing the silicon nitride film exposed on the semiconductor substrate to complete the device isolation layer, as shown in part A of FIG. 1, when the dent or dipping of the liner occurs by silicon nitride film overetching, the threshold voltage of the semiconductor device ( Problems such as lowering of the threshold voltage, lowering the breakdown voltage of the subsequent gate oxide film, and the occurrence of the leakage current occur.

본 발명은 상술한 종래의 얕은 트렌치 격리 방법에서 발생하는 문제점들을 해소하기 위하여 얕은 트렌치 격리 방법을 사용한 소자 격리막 형성 공정에서 반도체 기판상에 노출되는 실리콘 질화막의 식각율 및 식각량을 일정하게 유지할 수 있는 반도체 장치의 얕은 트렌치 격리 방법을 제공하는 것을 목적으로 한다.The present invention can maintain a constant etching rate and etching amount of the silicon nitride film exposed on the semiconductor substrate in the device isolation film forming process using the shallow trench isolation method in order to solve the problems caused by the conventional shallow trench isolation method described above. It is an object of the present invention to provide a shallow trench isolation method of a semiconductor device.

도 1은 종래 방법에 따른 반도체 장치의 얕은 트렌치 격리 공정에서의 문제점을 나타내기 위한 단면도;1 is a cross-sectional view illustrating a problem in a shallow trench isolation process of a semiconductor device according to a conventional method;

도 2는 종래 방법에 따른 실리콘 질화막 습식 식각 방법에서의 처리 배치 수에 따른 실리콘 질화막의 식각량 변화를 나타내는 그래프로, 각 처리 배치 수마다 10분의 식각 공정 시간을 동일하게 적용한 경우의 식각량 변화를 나타내는 그래프;FIG. 2 is a graph showing a change in the etching amount of a silicon nitride film according to the number of processing batches in the silicon nitride film wet etching method according to the conventional method. A graph representing;

도 3은 실리콘 질화막 습식 식각 공정에서의 처리 배치 수에 따른 인산 용액 내의 실리콘 함유량을 나타내는 그래프;3 is a graph showing the silicon content in the phosphoric acid solution according to the number of treatment batches in the silicon nitride film wet etching process;

도 4는 본 발명에 따른 실리콘 질화막 습식 식각 방법에서의 처리 배치 수에 따른 실리콘 질화막의 식각량 변화를 나타내는 그래프로, 처리 배치 수의 증가에 따라 3초씩의 공정 시간을 누적하여 증가시킨 경우의 식각량 변화를 나타내는 그래프;4 is a graph showing a change in the etching amount of the silicon nitride film according to the number of processing batches in the silicon nitride film wet etching method according to the present invention. Graph showing amount change;

도 5a 내지 도 5g는 본 발명에 따른 반도체 장치의 얕은 트렌치 격리 공정을 순차적으로 나타내는 단면도들;5A-5G are cross-sectional views sequentially illustrating a shallow trench isolation process of a semiconductor device in accordance with the present invention;

도 6은 본 발명에 따른 반도체 장치의 실리콘 질화막 습식 식각 방법을 순차적으로 나타내는 흐름도; 및6 is a flowchart sequentially illustrating a silicon nitride film wet etching method of a semiconductor device according to the present invention; And

도 7은 종래 방법에 따라 처리 배치 수마다 동일한 식각 시간을 적용한 경우와 본 발명에 따라 식각 공정 시간 가감 방법을 적용한 경우의 실리콘 질화막의 식각량을 비교하여 나타내는 그래프.7 is a graph showing the etching amount of the silicon nitride film in the case where the same etching time is applied for each number of treatment batches according to the conventional method and in the case of applying the etching process time addition / decrease method according to the present invention.

*도면의 주요 부분에 대한 간단한 설명* Brief description of the main parts of the drawing

100, 300 : 반도체 기판 302 : 패드 산화막100, 300: semiconductor substrate 302: pad oxide film

304 : 패드 질화막 306 : 아이솔레이션 패턴304: pad nitride film 306: isolation pattern

102, 308 : 트랜치 310 : 측벽 산화막102, 308: trench 310: sidewall oxide film

104, 312 : 질화막 라이너 106, 314 : 소자 격리막104, 312: nitride film liner 106, 314: device isolation film

상기 목적을 이루기 위한 본 발명에 따른 반도체 장치의 실리콘 질화막 습식 식각 방법은, 배치(batch) 단위로 실시되는 습식 식각 공정의 진행 횟수에 따른 식각 대상 막질의 식각량 변화를 측정하는 단계; 상기 식각 대상 막질의 두께에 대응하는 목표 식각량에 가장 근사한 식각량을 보이는 순번째의 배치(batch)를 기준 배치(batch)로 결정하고, 상기 기준 배치(batch)의 식각 시간을 기준 식각 시간으로 결정하는 단계; 상기 기준 배치(batch)보다 먼저 식각 공정을 진행하는 배치(batch)들에 대해서는 상기 기준 식각 시간에 일정 시간씩 누적 차산(또는 누적 가산)한 시간 동안 습식 식각 공정을 실시하고, 상기 기준 배치(batch)보다 나중에 식각 공정을 진행하는 배치(batch)들에 대해서는 상기 기준 식각 시간에 상기 일정 시간씩 누적 가산(또는 누적 차산)한 시간 동안 습식 식각 공정을 실시하는 단계로 이루어진다.According to an aspect of the present invention, there is provided a method of wet etching a silicon nitride film of a semiconductor device, the method comprising: measuring a change in etching amount of a film quality to be etched according to the number of times of a wet etching process performed in a batch unit; The first batch showing the etching amount closest to the target etching amount corresponding to the thickness of the film to be etched is determined as the reference batch, and the etching time of the reference batch is referred to as the reference etching time. Determining; For batches that undergo an etching process prior to the reference batch, a wet etching process is performed for a time that is cumulatively accumulated (or cumulatively added) for a predetermined time at the reference etching time, and the reference batch For the batches to be subjected to the etching process later than the step, the wet etching process may be performed during the cumulative addition (or cumulative difference) of the predetermined time period to the reference etching time.

상기 일정 시간은 상기 습식 식각 공정의 횟수가 "1"씩 증가할 때마다 증가 또는 감소하는 배치(batch)당 평균 식각 변화량를 상기 기준 배치(batch)의 식각율로 나누어서 구한다.The predetermined time is obtained by dividing the average etching change amount per batch by the etching rate of the reference batch, which increases or decreases every time the number of the wet etching processes increases by "1".

본 발명의 바람직한 실시예에 있어서, 상기 식각 대상 막질은 실리콘 질화막(Si3N4)이고, 상기 식각 대상 막질에 대한 식각 용액은 인산(H3PO4) 용액이다.In a preferred embodiment of the present invention, the etching target film is a silicon nitride film (Si 3 N 4 ), the etching solution for the etching target film is a phosphoric acid (H 3 PO 4 ) solution.

본 발명에 따른 실리콘 질화막 습식 식각 방법을 개시하기에 앞서, 습식 식각 처리량의 증가에 따른 실리콘 질화막의 식각율 및 식각량 감소 현상을 실험 데이터들을 참조하여 상세히 살펴보기로 한다.Prior to the disclosure of the silicon nitride film wet etching method according to the present invention, the etching rate and the etching amount reduction of the silicon nitride film according to the increase in the wet etching throughput will be described in detail with reference to the experimental data.

도 2는 실리콘 질화막 습식 식각 방법에서의 식각 처리 배치 수에 따른 실리콘 질화막의 식각량 변화를 나타내는 그래프로, 각 식각 처리 배치당 10분의 식각 공정 시간을 동일하게 적용한 경우의 식각량 변화를 나타내는 그래프이다. 도 2에 표시된 데이터들은 실제 공정 조건과 동일한 조건에서 식각 공정을 마치고, 다시 10분동안 식각 공정을 진행하여 얻어진 실험값이다. 이때 각 배치(batch)의 식각 시간은 10분으로 동일하며, 식각 용액으로는 160℃ 내지 170℃의 85인산 용액을 사용하며, 상기 인산 용액은 공정 중에 85의 일정 농도를 유지하도록 한다.FIG. 2 is a graph showing a change in etching amount of a silicon nitride film according to the number of etching treatment batches in the silicon nitride film wet etching method, and a graph showing an etching amount change when an etching process time of 10 minutes is applied to each etching treatment batch in the same manner. to be. The data shown in FIG. 2 are experimental values obtained by finishing the etching process under the same conditions as the actual process conditions and further performing the etching process for 10 minutes. In this case, the etching time of each batch is the same as 10 minutes, and as an etching solution, a phosphoric acid solution of 160 ° C. to 170 ° C. is used, and the phosphoric acid solution maintains a constant concentration of 85 in the process.

도 2에 따르면, 처리 배치 수가 증가할수록 실리콘 질화막의 식각량은 감소하는 경향을 나타낸다. 보다 자세히 살펴보면, 1 배치를 10분 동안 식각하는 경우 인산 용액에 의하여 식각되는 실리콘 질화막의 식각량은 약 595 Å이고, 10 배치를 10분 동안 식각하는 경우 인산 용액에 대하여 약 565 Å의 식각량을 갖는다. 따라서 각 배치를 10분 동안 식각하는 경우에 처리 배치당 평균 2.9 Å의 식각량이 감소함을 알 수 있다.According to FIG. 2, the etching amount of the silicon nitride film tends to decrease as the number of processing batches increases. In more detail, when one batch is etched for 10 minutes, the etching amount of the silicon nitride film etched by the phosphate solution is about 595 kV, and when the 10 batches are etched for 10 minutes, the etching amount of about 565 kPa is applied to the phosphoric acid solution. Have Therefore, when each batch is etched for 10 minutes, it can be seen that the average etching amount of 2.9 kPa per batch is reduced.

다음은 상기와 같은 공정 조건에서 측정한 식각 처리 배치 수의 증가에 따른 산화막 및 실리콘 질화막의 식각율을 나타내는 데이터들을 Å/min.을 단위로 사용하여 나타낸 표이다.The following table shows data indicating the etch rate of the oxide film and the silicon nitride film according to the increase in the number of etching treatment batches measured in the above process conditions, in units of μm / min.

[표 1]TABLE 1

식각 처리양(배치 수)에 따른 산화막 및 실리콘 질화막의 식각율 비교Comparison of Etch Rate of Oxide and Silicon Nitride According to Etching Amount

막질\식각 처리양Membrane and etching process amount 습식 식각액 교환 직후Immediately after wet etchant exchange 5 배치 식각 처리 후After 5 batch etching treatment 10 배치 식각 처리 후10 batch after etching treatment 산화막Oxide film 2.0 Å/min.2.0 dl / min. 1.2 Å/min.1.2 Å / min. 0.8 Å/min.0.8 dl / min. 실리콘 질화막Silicon nitride film 60 Å/min.60 Å / min. 58 Å/min.58 dl / min. 56 Å/min.56 dl / min.

상기 표 1에서 보는 바와 같이 습식 식각액을 교환한 직후에는 산화막이 2.0Å/min., 실리콘 질화막이 60Å/min.의 식각율을 가짐을 알 수 있다. 그러나 식각 처리 배치 수가 증가함에 따라 산화막 및 실리콘 질화막에 대한 습식 식각 용액의 식각율은 점차 감소하여 10 배치의 식각 공정을 진행한 후에는 산화막이 0.8Å/min., 실리콘 질화막이 56Å/min.의 식각율을 알 수 있다.As shown in Table 1, it can be seen that the oxide film has an etching rate of 2.0 kV / min. And the silicon nitride film has a etching rate of 60 kV / min. Immediately after the wet etching solution is replaced. However, as the number of etched batches increased, the etch rate of the wet etching solution for the oxide and silicon nitride film gradually decreased, and after the 10 batch etching process, the oxide film was 0.8 Å / min. And the silicon nitride film was 56 Å / min. Etch rate can be known.

이와 같은 처리 배치 수의 증가에 따른 인산 용액의 식각율 저하 현상은 다음의 도 3 및 반응식 1을 참조하여 다음과 같이 설명할 수 있다.The etching rate drop phenomenon of the phosphoric acid solution according to the increase in the number of treatment batches can be described as follows with reference to FIG. 3 and Scheme 1 below.

도 3는 처리 배치수에 따른 인산 용액 내의 실리콘 함유량을 나타내는 그래프이다.3 is a graph showing the silicon content in the phosphoric acid solution according to the number of treatment batches.

도 3에 따르면, 처리 배치 수가 증가할수록 인산 용액 내의 실리콘 함유량은 점차 증가한다. 이와 같은 실리콘 함유량의 증가는 인산 용액 내에서 실리콘 질화막 및 실리콘 산화막에 대한 다음 반응식으로 이해할 수 있다.According to FIG. 3, the silicon content in the phosphoric acid solution gradually increases as the number of treatment batches increases. This increase in silicon content can be understood by the following reaction formula for the silicon nitride film and the silicon oxide film in the phosphoric acid solution.

[반응식 1]Scheme 1

Si3N4+ 4H3PO4+ 12H2O ↔3Si(OH)4+ 4NH4·H2PO4 Si 3 N 4 + 4H 3 PO 4 + 12H 2 O ↔3Si (OH) 4 + 4NH 4 · H 2 PO 4

SiO2+ 2H2O ↔Si(OH)4 SiO 2 + 2H 2 O ↔Si (OH) 4

상기 반응식 1에서 알 수 있듯이 인산 용액에 대한 실리콘 질화막 및 실리콘 산화막의 식각 반응의 반응 생성물로 규산염(silicate, Si(OH)4)이 형성된다. 이에 따라 인산 용액 내에 반응 생성물인 실리콘 함유량이 점차 증가하게 되며, 이로 인하여 반응율 및 반응 속도가 점차 느려져서 도 3에 도시된 인산 용액의 식각율 감소 현상이 발생하게 된다.As can be seen in Scheme 1, a silicate (silicate, Si (OH) 4 ) is formed as a reaction product of an etching reaction of a silicon nitride film and a silicon oxide film with respect to a phosphoric acid solution. As a result, the silicon content of the reaction product in the phosphoric acid solution is gradually increased, and as a result, the reaction rate and the reaction rate are gradually slowed, thereby reducing the etching rate of the phosphoric acid solution shown in FIG. 3.

따라서, 상술한 바와 같이 반도체 장치의 실리콘 질화막 습식 식각율 감소를 보상하기 위하여 식각 처리 배치당 식각 처리 시간을 일정 시간씩 누적하여 증가시킨다.Therefore, in order to compensate for the decrease in the silicon nitride film wet etch rate of the semiconductor device as described above, the etching process time per etching treatment batch is accumulated and increased by a predetermined time.

도 4는 상기 도 3의 그래프에 대응하도록 식각 처리 배치 수의 증가에 따라 3초씩의 공정 시간을 누적하여 증가시킨 경우의 실리콘 질화막의 식각량을 나타내는 그래프이다. 이때 도 4에 표시된 데이터들은 실제 공정 조건과 동일한 조건에서 식각 공정을 마치고 다시 식각 공정을 진행하여 얻어진 실험값들로, 실험 조건은 도 3에 표시된 데이터들을 얻은 실험 조건과 동일하다.FIG. 4 is a graph showing an etching amount of a silicon nitride film when a process time of three seconds is accumulated and increased according to an increase in the number of etching process batches to correspond to the graph of FIG. 3. In this case, the data shown in FIG. 4 are experimental values obtained by performing an etching process after finishing the etching process under the same conditions as the actual process conditions, and the experimental conditions are the same as the experimental conditions for obtaining the data shown in FIG. 3.

도 4에 따르면, 처리 배치 수가 증가할수록 실리콘 질화막의 식각량은 일정하게 유지되거나 약간 증가하는 경향을 나타낸다. 보다 자세히 살펴보면, 10분 동안 실리콘 질화막을 식각하는 1 배치와, 처리 배치 수에 따라 3초씩 공정 시간을 누적하여 10분 30초동안 실리콘 질화막을 식각하는 10 배치까지 식각율의 산포는 약 13Å의 미세한 차이를 나타내며, 배치 수의 증가에 따라 일정한 식각량을 갖게 된다. 이러한 결과로부터 실제 반도체 장치의 얕은 트랜치 격리 방법에서도 각 식각 처리 배치당 일정 시간을 가감하여 적절한 식각 시간을 부여함으로써 실리콘 질화막에 대한 식각 용액의 식각율 및 식각량을 일정하게 유지할 수 있다.According to FIG. 4, the etching amount of the silicon nitride film tends to remain constant or slightly increases as the number of processing batches increases. In more detail, the dispersion of the etching rate is about 13 μs between one batch for etching the silicon nitride film for 10 minutes and 10 batches for etching the silicon nitride film for 10 minutes and 30 seconds by accumulating the process time by 3 seconds depending on the number of processing batches. It shows a difference, and as the number of batches increases, there is a constant etching amount. From these results, even in a shallow trench isolation method of an actual semiconductor device, the etching rate and the etching amount of the etching solution with respect to the silicon nitride film can be kept constant by adding or subtracting a predetermined time for each etching treatment batch.

(실시예)(Example)

이하 도면을 참조하면서 본 발명에 따른 반도체 장치의 실리콘 질화막 습식 식각 방법을 상세히 살펴보기로 한다.Hereinafter, the silicon nitride film wet etching method of the semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 5a 내지 도 5g는 본 발명에 따른 반도체 장치의 얕은 트렌치 격리(Shallow Trench Isolation, STI) 공정을 순차적으로 나타내는 단면도들이다.5A through 5G are cross-sectional views sequentially illustrating a shallow trench isolation (STI) process of a semiconductor device according to the present invention.

도 5a를 참조하면, 반도체 기판(300)상에 패드 산화막(302) 및 패드 질화막(304)을 순차적으로 형성한다. 상기 패드 산화막(302)은 열산화(thermal oxidation) 방법을 사용하여 형성하며, 200Å 내지 500Å의 얇은 두께로 형성한다.상기 패드 질화막(304)은 실리콘 질화막(Si3N4)으로 이루어지며, 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition, LPCVD) 방법을 사용하여 1000Å 내지 2000Å의 두께로 형성한다.Referring to FIG. 5A, a pad oxide film 302 and a pad nitride film 304 are sequentially formed on the semiconductor substrate 300. The pad oxide film 302 is formed using a thermal oxidation method, and is formed to a thin thickness of 200 kPa to 500 kPa. The pad nitride film 304 is formed of a silicon nitride film (Si 3 N 4 ), and has a low pressure. It is formed to a thickness of 1000 kPa to 2000 kPa using a Low Pressure Chemical Vapor Deposition (LPCVD) method.

도 5b를 참조하면, 상기 패드 질화막(304) 및 상기 패드 산화막(302)을 상기 반도체 기판(300)상의 소자 격리막 형성 부위가 노출되도록 연속적으로 패터닝하여 아이솔레이션 패턴(isolation pattern, 306)을 형성한다.Referring to FIG. 5B, the pad nitride layer 304 and the pad oxide layer 302 are successively patterned to expose the device isolation layer forming region on the semiconductor substrate 300 to form an isolation pattern 306.

도 5c를 참조하면, 상기 아이솔레이션 패턴(306)을 식각 마스크(etch mask)로 하여 상기 반도체 기판(300)을 식각하여 트렌치(308)를 형성한다. 이때 상기 반도체 기판(300)의 식각은 이방성(anisotropic) 건식 식각으로 진행된다.Referring to FIG. 5C, the trench 308 is formed by etching the semiconductor substrate 300 using the isolation pattern 306 as an etch mask. In this case, the etching of the semiconductor substrate 300 is performed by anisotropic dry etching.

도 5d를 참조하면, 상기 트렌치의 내벽에 열 산화 방법(thermal oxidation)을 사용하여 얇게 측벽 산화막(side-wall oxide, 310)을 성장시킨 다음, 상기 트렌치(308)를 포함하는 상기 반도체 기판(300)상에 콘포멀(conformal)하게 질화막 라이너(nitride liner, 312)를 형성한다. 상기 질화막 라이너(312)는 실리콘 질화막(Si3N4)으로 이루어지며, 약 50Å의 얇은 두께를 가지고 형성된다.Referring to FIG. 5D, a thin side-wall oxide layer 310 is grown on an inner wall of the trench by using a thermal oxidation method, and then the semiconductor substrate 300 including the trench 308. ) And form a nitride liner 312 conformally. The nitride film liner 312 is formed of a silicon nitride film (Si 3 N 4 ), it is formed having a thin thickness of about 50Å.

도 5e를 참조하면, 상기 질화막 라이너(312)를 포함하는 상기 반도체 기판(300)상에 상기 트렌치(308)를 채우도록 소자 격리막(314)을 형성한다. 상기 소자 격리막(314)은 HTO(High Temperature Oxide), BPSG(BoroPhosphor Silicate Glass), USG(Undoped Silicate Glass) 등의 산화막으로 이루어진다. 본 실시예에서는 상기 소자 격리막(314)로 USG(Undoped Silicate Glass) 산화막을 사용한다.Referring to FIG. 5E, an isolation layer 314 is formed on the semiconductor substrate 300 including the nitride film liner 312 to fill the trench 308. The device isolation layer 314 is formed of an oxide film such as high temperature oxide (HTO), BoroPhosphor Silicate Glass (BPSG), or Undoped Silicate Glass (USG). In this embodiment, a USG (Undoped Silicate Glass) oxide film is used as the device isolation film 314.

도 5f 및 도 5g를 참조하면, 화학기계적 연마(Chemical Mechanical Polishing, CMP) 방법을 사용하여 상기 반도체 기판(300)상에 노출되는 소자 격리막(314)을 제거하고 평탄화한다. 그 후에 상기 반도체 기판(300)상에 노출되는 상기 라이너(312) 및 상기 패드 질화막(304)을 스트립(strip) 공정을 사용하여 습식 식각한다. 본 실시예에서 식각하는 상기 라이너의 목표 식각량은 약 1440Å이며, 이때 공정 허용 범위는 1440ű80Å이다. 습식 식각을 위한 상기 식각 용액은 최적 식각율을 고려하여 85의 농도를 가지는 인산(H3PO4) 용액을 사용하며, 상기 인산 용액의 온도는 일반적으로 160℃ 내지 170℃의 온도를 가지는 것이 바람직하다.5F and 5G, the device isolation layer 314 exposed on the semiconductor substrate 300 is removed and planarized using a chemical mechanical polishing (CMP) method. Thereafter, the liner 312 and the pad nitride layer 304 exposed on the semiconductor substrate 300 are wet etched using a strip process. In this embodiment, the target etch amount of the liner to be etched is about 1440 kW, with a process tolerance of 1440 kW ± 80 kW. In the etching solution for wet etching, a phosphoric acid (H 3 PO 4 ) solution having a concentration of 85 is used in consideration of an optimal etching rate, and the temperature of the phosphoric acid solution generally has a temperature of 160 ° C to 170 ° C. Do.

상술한 바와 같이 이루어지는 반도체 장치의 얕은 트렌치 격리 방법의 실리콘 질화막 습식 식각 단계에서, 실리콘 질화막에 대한 식각 용액의 식각율 및 실리콘 질화막의 식각량을 일정하게 유지하는 것은 반도체 장치의 전기적 특성의 저하를 방지한다는 측면에서 매우 중요하다. 따라서 본 발명에 따른 반도체 장치의 실리콘 질화막 습식 식각 방법은, 식각 처리 배치당 식각 공정 시간을 일정 시간씩 누적 가감하여 실리콘 질화막을 습식 식각함으로써 식각 용액의 식각율 및 실리콘 질화막의 식각량을 일정하게 유지한다.In the silicon nitride film wet etching step of the method of shallow trench isolation of the semiconductor device as described above, maintaining the etching rate of the etching solution and the etching amount of the silicon nitride film with respect to the silicon nitride film is prevented from deteriorating the electrical characteristics of the semiconductor device. It is very important in that. Therefore, the silicon nitride film wet etching method of the semiconductor device according to the present invention maintains the etching rate of the etching solution and the etching amount of the silicon nitride film by accumulating or decreasing the etching process time per etching treatment batch by wet etching the silicon nitride film. do.

반도체 기판상에 노출되는 라이너 및 패드 질화막을 이루는 실리콘 질화막의 습식 식각 방법을 보다 상세히 알아보면 다음과 같다.The wet etching method of the silicon nitride film forming the liner and pad nitride film exposed on the semiconductor substrate will be described in more detail as follows.

도 6은 본 발명에 따른 반도체 장치의 실리콘 질화막 습식 식각 방법을 순차적으로 나타내는 흐름도이다.6 is a flowchart sequentially illustrating a silicon nitride film wet etching method of a semiconductor device according to the present invention.

단계 11에 있어서, 배치(batch) 단위로 실시되는 습식 식각 공정의 진행 횟수에 따른 식각 대상 막질의 식각량 변화를 측정한다. 이때 상기 습식 식각 공정의 각 식각 처리 배치당 식각 시간은 일정하게 유지한다. 이에 따라 식각 처리 배치 수에 따른 식각량 변화 데이터들을 얻을 수 있으며, 본 실시예에서는 식각 처리 배치 수에 따른 식각량은 점차 감소한다.In step 11, the change in the etching amount of the film to be etched according to the number of times of the wet etching process performed in batch units is measured. At this time, the etching time per each etching treatment batch of the wet etching process is kept constant. Accordingly, the etching amount change data according to the number of etching process batches can be obtained. In this embodiment, the etching amount according to the number of etching process batches gradually decreases.

단계 13에 있어서, 상기 식각 대상 막질의 각 처리 배치당 식각 시간의 누적 가산 또는 누적 차산 여부를 결정하기 위한 기준 배치 및 기준 식각 시간을 결정한다. 상기 기준 배치는 상기 단계 11로부터 얻어지는 데이터들로부터 구할 수 있으며, 상기 식각 대상 막질의 두께에 대응하는 목표 식각량에 가장 근사한 식각량을 보이는 순번째의 배치로 결정한다. 한편 상기 기준 식각 시간은 상기 기준 배치(batch)의 식각 시간으로 결정한다.In step 13, a reference batch and a reference etching time for determining whether to add or accumulate the etching time per each batch of processing of the film to be etched are determined. The reference batch may be obtained from the data obtained from the step 11, and is determined as the order in which the etching amount is closest to the target etching amount corresponding to the thickness of the film to be etched. Meanwhile, the reference etching time is determined by the etching time of the reference batch.

단계 15에 있어서, 상기 기준 배치를 전후로 하여 각 식각 공정 배치들의 식각 시간에 대해 누적 가산 또는 차산될 일정 시간을 결정한다. 상기 일정 시간은 상기 습식 식각 공정의 횟수가 "1"씩 증가할 때마다 증가 또는 감소하는 배치(batch)당 평균 식각 변화량를 상기 기준 배치(batch)의 식각율로 나누어서 구할 수 있다.In step 15, a predetermined time to be cumulatively added or subtracted with respect to the etching time of each etching process batch is determined before and after the reference batch. The predetermined time may be obtained by dividing the average etching change amount per batch by the etching rate of the reference batch, which increases or decreases every time the number of the wet etching processes increases by "1".

단계 17에 있어서, 상기 일정 시간을 각 식각 처리 배치의 식각 시간에 가산 또는 차산하여 상기 식각 대상 막질의 습식 식각을 실시한다. 상기 기준 배치(batch)보다 먼저 식각 공정을 진행하는 배치(batch)들에 대해서는 상기 기준 식각 시간에 일정 시간씩 누적 차산(또는 누적 가산)한 시간 동안 습식 식각 공정을 실시하고, 상기 기준 배치(batch)보다 나중에 식각 공정을 진행하는 배치(batch)들에 대해서는 상기 기준 식각 시간에 상기 일정 시간씩 누적 가산(또는 누적 차산)한 시간 동안 습식 식각 공정을 실시한다.In step 17, the predetermined time is added or subtracted to the etching time of each etching process batch to perform wet etching of the etch target membrane. For batches that undergo an etching process prior to the reference batch, a wet etching process is performed for a time that is cumulatively accumulated (or cumulatively added) for a predetermined time at the reference etching time, and the reference batch Batches that perform the etching process later than the wet etching process may be performed during a cumulative addition (or cumulative difference) for each predetermined time to the reference etching time.

도 7은 종래 방법에 따라 처리 배치 수마다 동일한 식각 시간을 적용한 경우의 공정 조건 1과 본 발명에 따라 식각 처리 시간 가감 방법을 적용한 경우의 공정 조건 2, 공정 조건 3 및 공정 조건 4에 따른 실리콘 질화막의 식각량을 비교하여 나타내는 그래프이다. 이때 공정 조건 1은, 종래 방법에 따라 각 배치의 식각 시간을 35분으로 동일하게 진행함으로써 본 실시예에서 목표 식각량인 1440Å을 식각하는 경우의 식각 처리 배치 수에 따른 식각량 변화를 나타내는 그래프이고, 공정 조건 2, 공정 조건 3 및 공정 조건 4는 본 발명에 따라 식각 시간 가감 방법을 적용하는 경우의 식각 처리 배치 수에 따른 식각량 변화를 나타내는 그래프이다.7 is a silicon nitride film according to Process Condition 2, Process Condition 3, and Process Condition 4 when the same etching time is applied to each number of treatment batches according to the conventional method, and when the etching treatment time decrement method is applied according to the present invention. It is a graph which compares the etching amount of and shows. In this case, the process condition 1 is a graph showing the change in etching amount according to the number of etching treatment batches in the case of etching the target etching amount of 1440 Å in this embodiment by advancing the etching time of each batch in 35 minutes according to the conventional method. , Process Condition 2, Process Condition 3, and Process Condition 4 are graphs showing changes in etching amount according to the number of etching treatment batches when the etching time deceleration method is applied according to the present invention.

도 7을 참조하면, 공정 조건 1의 그래프로부터 기준 배치 및 기준 식각 시간을 결정한다. 본 실시예에서 식각량 목표는 1440Å이며, 상기 목표 식각량에 가장 근사한 식각량을 보이는 배치는 7 배치이다. 따라서 본 실시예에서는 7 배치를 기준 배치로 결정하고, 상기 7 배치의 식각 시간인 35분을 기준 식각 시간으로 결정한다. 다음으로, 상기 기준 배치를 전후로 하여 각 식각 처리 배치의 식각 시간에 누적 가산 또는 누적 차산될 일정 시간을 결정한다. 상기 일정 시간은, 상기 공정 조건 1의 식각량 변화 그래프로부터 식각 처리 배치가 증가할 때마다 감소하는 배치당 평균 식각 변화량를 상기 기준 배치의 식각율로 나누어서 구한다. 본 실시예로부터 상기 평균 식각 변화량은 공정 조건 1 그래프의 평균 기울기를 구하여 얻어지며, 약 12Å/batch의 평균 식각 변화량을 가짐을 알 수 있다. 또한 상기 기준 배치의 식각율은 공정 조건 1 그래프로부터 1440Å/35 min.으로 구할 수 있다. 이에 따라 상기 평균 식각 변화량을 상기 기준 배치의 식각율로 나누면, 평균적으로 배치당 누적 가산 또는 누적 차산해야 할 상기 일정 시간이 계산된다. 본 실시예에서 이 계산에 의하면, (12Å/batch)÷(1440Å/35 min.)= 0.29 min./batch, 즉 배치당 17.4초의 일정 시간을 구할 수 있다. 이때, 식각 공정의 마진 확보를 위하여 상기 일정 시간을 20초로 결정한다. 그 후에, 상기 기준 배치보다 먼저 식각 공정을 진행하는 1 배치 내지 6 배치에 대해서는 상기 기준 식각 시간인 35분에 상기 일정 시간인 20초씩을 누적 차산한 시간 동안 습식 식각 공정을 실시하고, 상기 기준 배치보다 나중에 식각 공정을 진행하는 7 배치 내지 10 배치에 대해서는 상기 기준 식각 시간인 35분에 20초씩을 누적 가산한 시간 동안 습식 식각 공정을 실시한다.Referring to FIG. 7, a reference batch and a reference etching time are determined from the graph of process condition 1. In this embodiment, the etch amount target is 1440 kPa, and the batch showing the etch amount closest to the target etch amount is 7 batches. Therefore, in this embodiment, 7 batches are determined as the reference batch, and 35 minutes, which is the etching time of the 7 batches, is determined as the reference etching time. Next, a predetermined time to be cumulatively added or cumulatively added to the etching time of each etching processing batch is determined before and after the reference batch. The predetermined time is determined by dividing the average amount of etching change per batch by the etching rate of the reference batch from the graph of etching amount change of the process condition 1, which decreases each time the etching process batch is increased. It can be seen from this embodiment that the average etch change amount is obtained by obtaining an average slope of the process condition 1 graph, and has an average etch change amount of about 12 μs / batch. In addition, the etch rate of the reference batch can be determined as 1440 Å / 35 min. From the process condition 1 graph. Accordingly, when the average etch change is divided by the etch rate of the reference batch, the predetermined time to be accumulated or accumulated difference per batch is calculated on average. According to this calculation in this embodiment, (12 ms / batch) ÷ (1440 ms / 35 min.) = 0.29 min./batch, that is, a fixed time of 17.4 seconds per batch can be obtained. At this time, the predetermined time is determined to 20 seconds to secure the margin of the etching process. Thereafter, the wet etching process is performed for the batches 1 to 6 that perform the etching process prior to the reference batch, during the time of cumulatively subtracting the predetermined time 20 seconds at 35 minutes, which is the reference etching time, and the reference batch. Further, the wet etching process is performed for 7 to 10 batches which are subsequently subjected to the etching process for a period of cumulatively adding 20 seconds to 35 minutes, which is the reference etching time.

이에 따르면, 도 7의 공정 조건 1의 그래프에서 각 식각 처리 배치당 식각 시간은 35분으로 일정하게 고정되어 1400Å 내지 1505Å의 식각량 범위를 가지는 반면, 공정 조건 2의 그래프에서는 식각 처리 배치당 차산 또는 가산되는 20초씩의 일정 시간을 적용함으로써 1 배치는 33분의 식각 시간동안 식각을 실시하고 10 배치는 36분의 식각 시간동안 식각을 실시하여 1419Å 내지 1440Å의 식각량 범위를 갖는다. 이와 같은 결과로부터 공정 조건 1의 경우에 비하여 공정 조건 2의 경우에서 보다 균일한 식각량 및 식각율을 얻을 수 있음을 알 수 있다.According to this, in the graph of process condition 1 of FIG. 7, the etching time per each etching batch is fixed at 35 minutes, and has an etching range of 1400 kPa to 1505 kPa, whereas in the graph of process condition 2, the difference per etching process batch or By applying a predetermined time of 20 seconds, one batch is etched for an etching time of 33 minutes and 10 batches are etched for an etching time of 36 minutes to have an etching amount range of 1419Å to 1440Å. From these results, it can be seen that more uniform etching amount and etching rate can be obtained in the case of the process condition 2 than in the case of the process condition 1.

한편, 공정 조건 1 및 공정 조건 2와 다른 식각 공정 설비에서 진행하여 얻은 공정 조건 3 및 공정 조건 4의 그래프들을 살펴보면, 먼저 공정 조건 3의 그래프에서, 식각 처리 배치당 차산 또는 가산되는 일정 시간을 10초로 하여 식각 공정을 32분 내지 33.5분동안 진행하면, 1440Å 내지 1471Å의 식각량 범위를 갖는다. 그리고 공정 조건 4의 그래프에서는 식각 처리 배치당 차산 또는 가산되는 일정 시간을 공정 조건 2와 동일한 20초로 하여 식각 공정을 33분 내지 36분 동안 진행하여 1419Å 내지 1440Å의 식각량 범위를 얻을 수 있다.Meanwhile, looking at the graphs of Process Condition 3 and Process Condition 4 obtained by proceeding at an etching process facility different from Process Condition 1 and Process Condition 2, first, in the graph of Process Condition 3, a predetermined time that is calculated or added per etching treatment batch is 10. If the etching process proceeds for 32 to 33.5 minutes with seconds, the etching amount ranges from 1440 Pa to 1471 Pa. In addition, in the graph of process condition 4, the etching process may be performed for 33 minutes to 36 minutes by setting a predetermined time to be added or added per etching treatment batch as 20 seconds, which is the same as process condition 2, thereby obtaining an etching amount range of 1419Å to 1440Å.

다음의 표 2는 종래 방법에서 식각 처리 배치 수에 따라 동일한 실리콘 질화막 식각 시간을 유지하는 경우(공정 조건 1)와 본 발명에 따라 식각 공정 시간 가감 방법을 적용하여 일정량의 식각 공정 시간을 누적하여 적용한 경우들(공정 조건 2, 공정 조건 3, 공정 조건 4)의 질화막 식각 공정 시간 및 그에 따른 식각량을 나타내는 데이터 표이다.Table 2 below shows a case in which the same silicon nitride film etching time is maintained according to the number of etching process batches in the conventional method (process condition 1) and the etching process time is applied by accumulating a certain amount of etching process time according to the present invention. Data table showing the nitride film etching process time and the etching amount according to the cases (process conditions 2, process conditions 3, process conditions 4).

[표 2]TABLE 2

식각 공정 시간 가감 방법에 따른 질화막 식각 공정 시간 및 식각량Nitride Etching Process Time and Amount of Etching Process

공정시간(min.)Process time (min.) 식각량(Å)Etching amount 비 고Remarks 1 batch1 batch 10 batch10 batch rangerange 1 batch1 batch 10 batch10 batch rangerange 1One 3535 3535 ------ 15051505 14001400 1400∼15051400-1505 batch당 시간 동일equal time per batch 22 3333 3636 33∼3633-36 14191419 14401440 1419∼14401419-1440 batch당 20초씩 가산20 seconds per batch 33 3232 33.533.5 32∼33.532 to 33.5 14401440 14711471 1440∼14711440-1471 batch당 10초씩 가산Add 10 seconds per batch 44 3333 3636 33∼3633-36 14361436 14421442 1436∼14421436-1442 batch당 20초씩 가산20 seconds per batch

이상과 같이 도 7 및 표 2에서 볼 수 있는 바와 같이 반도체 장치의 라이너 및 패드 질화막을 위한 실리콘 질화막의 제거를 위한 습식 식각 공정시 일정량의 식각 시간을 각 식각 처리 배치당 식각 시간에 누적 가산 또는 누적 차산하여 식각 공정을 진행함으로써, 식각 처리 배치 수의 증가에 따른 식각 용액의 식각율 감소 문제를 해소할 수 있으며, 일정한 실리콘 질화막 라이너의 식각율 및 식각량을 얻을 수 있다. 또한 상기 표 2에서 볼 수 있는 바와 같이 식각량 범위를 종래 방법의 105Å(공정 조건 1)에 비하여 적은 21Å(공정 조건 2), 31Å(공정 조건 3) 및 6Å(공정 조건 4)의 식각량 범위로 감소시킬 수 있으므로, 식각 공정의 공정 마진을 확보할 수 있게 된다.As shown in FIG. 7 and Table 2, the cumulative addition or accumulation of a certain amount of etching time to the etching time of each etching treatment batch during the wet etching process for the removal of the silicon nitride film for the liner and pad nitride film of the semiconductor device. By performing the etching process by the difference, the problem of reducing the etching rate of the etching solution according to the increase in the number of etching treatment batches can be solved, and the etching rate and etching amount of the silicon nitride film liner can be obtained. In addition, as can be seen in Table 2, the etching range of the etching amount ranges from 21 kPa (process condition 2), 31 kPa (process condition 3) and 6 kPa (process condition 4), which is smaller than 105 kPa (process condition 1) of the conventional method. Since it can be reduced, the process margin of the etching process can be secured.

본 발명에 따르면, 얕은 트렌치 격리 방법에서 반도체 기판상의 라이너(liner)를 제거하기 위한 식각 공정을 진행할 때 처리 배치(batch) 수에 따라 식각 시간을 가감하여 습식 식각 공정을 진행함으로써, 처리 배치 수가 증가하여도 일정한 식각율 및 식각량을 유지할 수 있게 된다. 이에 따라 트렌치 오프닝(opening) 부위의 라이너를 식각할 때 정밀하고 엄격하게 식각량을 제어할 수 있게 되므로 트렌치 오프닝 부위의 라이너상에서 발생하는 라이너의 덴트(dent) 현상 또는 디핑(dipping) 현상을 효과적으로 방지할 수 있으며, 셀 문턱 전압 저하 등의 문제점을 해소할 수 있는 효과를 얻게 된다. 그리고 식각량 범위를 줄일 수 있으므로, 실리콘 질화막으로 이루어지는 라이너의 식각 공정 마진을 향상시킬 수 있게 된다.According to the present invention, in the shallow trench isolation method, when the etching process for removing the liner on the semiconductor substrate is performed, the wet etching process is performed by adding or subtracting the etching time according to the processing batch number, thereby increasing the number of processing batches. Even if it is possible to maintain a constant etching rate and etching amount. Accordingly, the etching amount can be precisely and strictly controlled when the liner in the trench opening is etched, thereby effectively preventing the dent or dipping of the liner occurring on the liner in the trench opening. It is possible to obtain an effect that can solve problems such as a cell threshold voltage drop. And since the etching amount range can be reduced, it is possible to improve the etching process margin of the liner made of a silicon nitride film.

Claims (3)

배치(batch) 단위로 실시되는 습식 식각 공정의 진행 횟수에 따른 식각 대상 막질의 식각량 변화를 측정하는 단계와,Measuring a change in the etching amount of the film to be etched according to the number of times of the wet etching process performed in a batch unit; 상기 식각 대상 막질의 두께에 대응하는 목표 식각량에 가장 근사한 식각량을 보이는 순번째의 배치(batch)를 기준 배치(batch)로 결정하고, 상기 기준 배치(batch)의 식각 시간을 기준 식각 시간으로 결정하는 단계와,The first batch showing the etching amount closest to the target etching amount corresponding to the thickness of the film to be etched is determined as the reference batch, and the etching time of the reference batch is referred to as the reference etching time. Making the decision, 상기 기준 배치(batch)보다 먼저 식각 공정을 진행하는 배치(batch)들에 대해서는 상기 기준 식각 시간에 일정 시간씩 누적 차산(또는 누적 가산)한 시간 동안 습식 식각 공정을 실시하고, 상기 기준 배치(batch)보다 나중에 식각 공정을 진행하는 배치(batch)들에 대해서는 상기 기준 식각 시간에 상기 일정 시간씩 누적 가산(또는 누적 차산)한 시간 동안 습식 식각 공정을 실시하는 단계를 포함하는 반도체 장치의 실리콘 질화막 습식 식각 방법.For batches that undergo an etching process prior to the reference batch, a wet etching process is performed for a time that is cumulatively accumulated (or cumulatively added) for a predetermined time at the reference etching time, and the reference batch (B) performing a wet etching process on the batches which are later subjected to the etching process during the cumulative addition (or cumulative difference) by the predetermined time at the reference etching time. Etching method. 제 1 항에 있어서,The method of claim 1, 상기 일정 시간은 상기 습식 식각 공정의 횟수가 "1"씩 증가할 때마다 증가 또는 감소하는 배치(batch)당 평균 식각 변화량를 상기 기준 배치(batch)의 식각율로 나누어서 구하는 것을 특징으로 하는 반도체 장치의 실리콘 질화막 습식 식각 방법.The predetermined time may be obtained by dividing an average amount of etching change per batch by an etching rate of the reference batch, which increases or decreases every time the number of the wet etching processes increases by "1". Silicon Nitride Wet Etching Method. 제 1 항에 있어서,The method of claim 1, 상기 식각 대상 막질은 실리콘 질화막(Si3N4)이고,The etching target film is a silicon nitride film (Si 3 N 4 ), 상기 식각 대상 막질에 대한 식각 용액은 인산(H3PO4) 용액인 것을 특징으로 하는 반도체 장치의 실리콘 질화막 습식 식각 방법.The etching solution for the film to be etched is a silicon nitride film wet etching method of a semiconductor device, characterized in that the solution of phosphoric acid (H 3 PO 4 ).
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* Cited by examiner, † Cited by third party
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KR100878539B1 (en) * 2007-02-08 2009-01-14 세메스 주식회사 Substrate etching method
CN112331562A (en) * 2020-10-26 2021-02-05 北京北方华创微电子装备有限公司 Silicon nitride film etching method

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