KR20010089134A - 회로 및 그 제조 방법 - Google Patents

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layer
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compression contact
contact
compression
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토마스 셰르크
요제프-게오르크 바우어
한스-요아힘 슐체
마르쿠스 슈베르트
Original Assignee
칼 하인쯔 호르닝어
지멘스 악티엔게젤샤프트
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Abstract

본 발명에 따라 회로의 접속을 강화하기 위해 상기 회로의 도전 영역상에 압축 콘택(D)이 설치된다. 상기 압축 콘택은 예컨대 구리와 같은 금속을 함유하고 있으며, 패시베이션 층(S) 위에 놓이고 바람직하게는 수직 에지를 갖는 평면 상부 면을 포함한다. 상기 도전 영역의 접촉될 영역까지는 덮지 못하는 마스크(P)를 사용하여 갈바닉 프로세스에 의해 금속이 디포짓됨으로써 압축 콘택(D)이 형성된다. 상기 프로세스는 압축 콘택(D)의 상부 면이 마스크(P)의 상부 면 하부에 놓이게 되는 시점에 종료된다. 예컨대 구리가 함유된 도전층(L)은 갈바닉 프로세스를 위한 전압의 인가를 위해서뿐만 아니라 결정화 베이스로서도 도전 영역상에 디포짓될 수 있다.

Description

회로 및 그 제조 방법{CIRCUIT AND A METHOD FOR THE PRODUCTION THEREOF}
IGBT 및 고압 다이오드와 같은 파워 반도체 소자들은 현재 산업 구동 장치 및 지하철이나 도시 고속 전철과 같은 근거리 교통 수단에 사용되고 있다. 앞으로는 장거리 철도, 대형 구동 기계, 에너지 수송 및 AC-스위치에도 사용될 전망이다.
구조로서 한 편으로는 소위 모듈 구조를 사용한다. 이 경우 칩, 즉 파워 반도체 소자나 고압 다이오드가 설치되는 기판이 캐리어상에 납땜되고, 상기 캐리어는 다시 기판 위에 납땜된다. 라인을 통해 상기 칩의 단자들이 캐리어에 연결된다. 상기 캐리어는 연질 캐스팅에 의해 폐쇄되는 하우징 내에 설치된다.
다른 한 편으로는 압축 하우징 구조를 사용한다. 칩의 전면 및 후면에 있는, 칩 단자 위로 몰리브덴 박막이 제공되고, 그 위에 각각 구리 블록이 설치된다. 칩은 상기 구리 블록과 함께 하우징 내에 배치되고, 상기 하우징이 구리 블록에 압력을 가함으로써 단자와 구리 블록간의 열적 및 전기적 콘택이 형성된다. 압축 하우징은 현재 고압 사이리스터, 다이오드 및 GTO에 사용되고 있다. IGBT 또는 다이오드에는 압축 하우징이 부적절한 것으로 판명되었다. 그 이유는 상기 IGBT 또는 다이오드를 둘러싸는 칩의 패시베이션 및 단자가 손상됨으로써, 칩 자체가 파손될수 있기 때문이다.
본 발명은 회로 및 그의 제조 방법에 관한 것이다.
도 1은 금속층 평면 및 패시베이션 층을 갖는 IGBT가 형성된 후의 기판의 횡단면도.
도 2는 확산 배리어로서 작용하는 층, 도전층, 마스크 및 압축 콘택이 형성된 후의, 도 1의 횡단면도, 및 전해질과 전극의 개략도.
도 3은 마스크가 제거되고, 확산 배리어로서 작용하는 층 및 도전층이 구조화되며 부패를 방지하는 층이 형성된 후의, 도 2의 횡단면도.
도 4는 도 3의 확대 단면도.
도 5는 박막 및 구리 블록이 제공되고, 기판이 세라믹 하우징으로 패킹된 후의 기판의 횡단면도.
도면은 정확한 척도로 도시된 것이 아니다.
본 발명의 목적은 압축 하우징내에 배치될 수 있고, IGBT 또는 다이오드가 될 수 있는 회로 및 상기 회로의 제조 방법을 제공하는 것이다.
상기 목적은 청구항 제 1항에 따른 회로 및 청구항 제 4항에 따른 그의 제조 방법에 의해 달성된다. 본 발명의 실시예들은 종속항에 제시된다.
종래의 단자들은 회로의 금속층 평면으로 형성된다. 본 발명에 따른 회로에서는 선행 기술과는 달리 요구되는 압력에 의해 단자나 패시베이션이 손상되지 않고도 상기 회로가 압축 하우징내에 배치될 수 있도록 회로의 단자들이 변형되었다.
본 발명에 따른 회로에서는 회로의 연결 도전 영역에 압축 콘택이 배치된다. 상기 압축 콘택은 패시베이션층 위로 돌출됨으로써, 패시베이션층 위에는 상기 패시베이션층을 손상시킬 수 있는 압력이 가해지지 않는다. 따라서 상기 압력은 압축 콘택의 효과적인 콘택팅을 위해 외부로 전달된다.
도전 영역은 회로의 금속층 평면일 수 있다. 선행 기술에 비해 단자들이 압축 콘택에 의해 강화되었다. 상기 압축 콘택이 단자의 두께를 증가시키기 때문에 단자의 안정성이 증대된다.
압축 콘택은 금속층 평면을 대체할 수 있다. 이 경우 도전 영역은 예컨대 소스-영역, 드레인-영역 또는 약하게 도핑된 영역과 같이 회로가 설치되는 기판의 일부이다. 압축 콘택이 단자를 형성하며, 선행 기술에서의 금속층 평면보다 더 두껍고, 따라서 더 안정적이다.
압축 콘택은 금속을 함유하고 있다. 상기 금속은 구리인 것이 바람직하다. 구리는 선행 기술에서 금속층 평면에 사용되었던 알루미늄보다 더 높은 도전성을 갖기 때문이다. 또한 구리는 열 전도율 및 열 용량도 높다. 즉, 파워 반도체 소자에서 구리는 배출되어야 하는 열을 많이 생성시킨다는 장점을 갖는다.
압축 콘택의 하부 면이 도전 영역에 인접한다. 상기 하부 면의 반대편에 놓인, 압축 콘택의 상부 면은 상기 도전 영역이 강하게 구조화되는 경우에도 평평하다. 상황에 따라 평평하지 않은 면이 매우 드물게 나타나며, 특히 도전 영역의 형태에 적절하지 못하다. 평평하지 않은 면의 두께는 프로세스 파라미터에 좌우되는, 압축 콘택의 금속의 입자 크기와 일치한다. 울퉁불퉁한 정도는 예컨대 50nm 내지 200nm 미만이 충분하다. 평평한 상부 면에 의해 압축 콘택이 매우 효과적으로 접촉될 수 있다. 예컨대 몰리브덴, 실버, 골드 및/또는 루테늄이 함유된 박막이 상기 압축 콘택 위에 배치되면 전체 상부 면이 상기 박막에 인접할 수 있고, 면의 상승 부분에만 상기 박막이 접촉되는 울퉁불퉁한 면에 비해 상기 압축 콘택과 박막 사이의 접촉 저항이 감소된다.
압축 콘택은 수직 에지를 포함한다. 이것은 아래쪽으로 확대되는 횡단면을 갖는 압축 콘택에 비해, 포토리소그래피로 제조 가능한 최소 구조 크기에 의해 압축 콘택의 상부 면의 치수가 제한된다는 점에서, 특히 소형의 도체 레일을 갖는 금속층 평면의 경우 더 높은 패킹 밀도를 더 쉽게 구현할 수 있기 때문에 바람직하다.
본 회로는 먼저 종래 방법에 압축 콘택을 형성하기 위한 추가 프로세스만이결합된 방식에 의해 형성될 수 있다. 결과적으로 본 발명에 따른 회로 제조 방법을 현재 널리 알려져있는 반도체 제조 방식과 통합하는 것은 매우 간단하다.
본 발명에 따른 회로를 제조하기 위해 도전 영역 위에 상기 도전 영역 중 접촉될 영역은 덮지 않는 마스크가 제공된다. 전류를 사용하는 갈바닉 프로세스(전기 도금)를 통해 압축 콘택을 형성시키는 금속이 디포짓된다. 압축 콘택의 상부 면을 평평하게 하기 위해, 상기 압축 콘택의 상부 면이 마스크의 하부 면 아래에 놓일 때까지 디포지션이 계속된다. 그렇게 하지 않으면 압축 콘택의 상부 면이 바깥쪽으로 불룩 나오게 되기 때문에 울퉁불퉁해진다. 상기 압축 콘택의 에지는 마스크의 형태와 상응하기 때문에 수직으로 형성될 수 있다.
디포짓시 전류 전도가 예컨대 반복적으로 반전(역전)된다. 대안으로 직류가 인가된다.
압축 콘택의 금속으로는 구리 외에도 전류를 사용하는 갈바닉 프로세스에 의해 디포짓될 수 있는 모든 금속이 적합하다. 이러한 금속에는 예컨대 실버, 골드 및 니켈 등이 있다.
종래의 금속 디포지션에 비해, 전류를 사용하는 갈바닉 프로세스에서의 디포지션 공정은 크기만큼 더 빠르며, 이는 프로세스 비용을 현저하게 감소시킨다. 디포지션 속도는 예컨대 0.4 ㎛/min 내지 4 ㎛/min이다. 또한 도전 영역에 의해 형성되는 울퉁불퉁한 면은 종래의 금속 디포지션 방법으로는 균일화될 수 없거나, 또는 균일화될 수 있는 정도가 불완전하기 때문에 종래의 디포지션에 의해 형성된 압축 콘택의 상부 면은 그 접촉력이 훨씬 떨어진다. 또한 전체 면의 디포지션 및 후속하는 두꺼운 금속층의 구조화를 통해서는 수직 에지가 형성될 수 없으며, 이는 전술한 바와 같이 낮은 패킹 밀도를 야기시킨다. 층의 압력에 의해 회로의 비틀림이나 층의 박리 또는 균열이 일어날 수 있기 때문에, 일반적으로 두꺼운 층을 전체 면에 디포짓하는 것은 바람직하지 않다. 또한 본 발명에 따른 방법에서는 갈바닉 프로세스가 실온에서 실시되는 경우 압축 콘택 내 층의 압력이 회피될 수 있다.
압축 콘택의 일부가 리세스를 채울 수 있으며, 상기 리세스의 수평 길이에 대한 상기 리세스의 수직 길이의 비가 4 : 1보다 크고, 이 때 상기 수평 길이는 0.5㎛ 내지 8㎛이다. 이는 종래의 디포지션 프로세스로는 불가능하다. 왜냐하면 애스팩트비(가로세로비)가 상기와 같이 크면 리세스의 하부 영역내에 공동이 형성될 가능성이 있기 때문이다. 상기 애스팩트비는 더 작을 수도 있다.
본 발명의 범위내에서 도전 영역 위에 도전층이 제공될 수 있고, 상기 도전층 위로 마스크가 형성된다. 갈바닉 프로세스시 회로 위에 제공된 전해질과 상기 도전층 사이에 전압이 인가된다. 마스크가 제거된 후, 바람직하지 않은 단락을 방지하기 위해 압축 콘택의 외부에 배치되는 층의 일부가 제거된다. 상기 도전층이 바람직하게는 차후에 그 일부가 쉽게 제거될 수 있도록 매우 얇다.
도전층이 동시에 결정화층(시드 층)으로서, 즉 압축 콘택의 금속이 쉽게 성장할 수 있는 층으로서 사용되는 것이 매우 바람직하다. 상기 금속이 구리인 경우, 도전층을 위한 재료로서는 구리가 매우 적절하다. 상기 도전층과 도전 영역사이의 확산을 막기 위해, 상기 도전층이 형성되기 전에 확산 배리어로서 작용하는 층이 제공될 수 있다. 마스크가 제거된 후 확산 배리어로서 작용하는 상기 층이도전층과 유사하게 구조화된다. 확산 배리어용 재료로서 예컨대 Ti, TiN. Ta, TaN 및/또는 TaSi가 적절하다. 확산 배리어의 두께는 예컨대 10 nm 내지 50 nm이다. 확산 배리어가 도전되면, 상기 확산 배리어는 단락을 막기 위해 도전층과 유사하게 구조화된다.
압축 콘택을 부식으로부터 보호하기 위해 상기 압축 콘택 위에 하나의 층을 제공하는 것이 바람직하다. 부식을 막아주는 상기 층을 위한 재료로는 예컨대 팔라듐 및/또는 골드가 적합하다. 팔라듐 및/또는 골드는 약 10 nm 내지 1 ㎛의 두께로 무전류 갈바닉 방식에 의해 디포짓된다. 이 때 상기 팔라듐 및/또는 골드는 금속 면 위에서만 성장하기 때문에 부식 방지 층은 자동적으로 압축 콘택의 면에만 형성되며, 구조화될 필요가 없다. 대안으로 예컨대 TaN, WTi. TiN, TaSi 또는 Ta가 함유된 층이 디포짓되거나 스퍼터링되고, 이어서 포토리소그래피 방법에 의해 압축 콘택의 노출되는 면만 덮도록 구조화된다.
본 발명에 따른 또 다른 추가 압축 콘택이 기판의 뒷면에 제공될 수도 있다.
상기 압축 콘택 위에는, 선행 기술에 공지된 바와 같이, 몰리브덴이 함유된 박막이 제공될 수 있으며, 상기 박막 위로는 구리 블록이 배치된다. 이어서 회로가 세라믹 하우징내에 설치됨으로써 상기 구리 블록 및 박막이 압축 콘택 상에서 가압되고, 거기에 전기적 및 열적 콘택이 형성된다.
회로는 예컨대 MOSFET, IGBT, 다이오드, GTO, 고압 사이리스터 또는 다른 파워 반도체 소자나 고압 다이오드이다.
도면에 도시된, 본 발명에 따른 실시예가 하기에 더 자세히 설명된다.
실시예에서 회로는 기판(1)내에 배치되는 IGBT를 포함한다. 소스 영역(G, 소위 DMOS-셀)은 상기 기판(1)에 배치된 금속측 평면(M) 중 하나에 연결된다(도 1 참조).
회로의 보호를 위해 산화물, 질화물 및 폴리이미드가 함유된, 두께가 약 4 nm인 패시베이션층(S)이 제공되고, 회로의 접촉될 영역, 즉 금속층 평면(M)의 일부가 노출되도록 포토리소그래피에 의해 구조화된다(도 2 참조).
이어서 확산 배리어로서 사용되는, 두께가 약 50 nm인 층(B)이 전체 면에 디포짓된다(도 2 참조).
그 다음 확산 배리어로서 사용되는 상기 층(B) 및 도전층(L)에 의해 덮이는, 금속층 평면(M) 부분의 적어도 일부를 덮지 않는, 약 10 nm 두께의 포토 레지스트 마스크(P)가 형성된다.
상기 도전층(L)은 제 1 전압 단자에 연결된다. 회로는 CuSO4, H2SO4, CL-및 첨가제를 함유하고 있으며 전극(E)에 의해 제 2 전압 단자에 연결되는 전해질 내에 잠긴다. 전극(E)과 도전층(L) 사이에는 약 2 A/dm2의 전류가 인가된다. 결정화층(시드 층)으로서 사용되는 도전층(L) 위에, 그리고 마스크(P)의 에지 사이에 구리가 약 1 ㎛/min의 성장율로 제공된다. 약 9분 후에 갈바닉 프로세스가 종료된다. 평평한 상부 면을 갖는, 구리 성분의 약 9 ㎛ 두께의 압축 콘택(D)이 형성되며, 상기 상부 면은 마스크(P)의 상부 면 하부에 놓인다(도 2 참조).
이어서 상기 마스크(P)가 제거된다. 상기 압축 콘택(D)은 수직 에지를 포함하며 패시베이션층(S) 위로 돌출된다(도 3 참조).
에천트로서 H2O2, HCl 및 플루오르화 가스를 사용하여 도전층(L) 및 확산 배리어로서 사용되는 층(B)의 노출된 부분이 제거된다(도 3 참조).
무전류 갈바닉 프로세스에 의해 약 500 nm의 두께의 팔라듐이 상기 압축 콘택의 노출된 면에 성장한다. 이어서 계속되는 무전류 갈바닉 프로세스에 의해 약 50nm 두께의 골드가 상기 팔라듐 위에 성장한다. 압축 콘택의 면에는 부식을 막고 팔라듐 및 골드가 함유된 약 550nm 두께의 층(K)이 형성된다(도 3 참조).
도 4는 도 3을 확대한 단면도로서, 상기 도 4를 통해 금속층 평면(M)이 소스-영역(G)내에 리세스를 갖는 것을 명확히 알 수 있다. 상기 리세스의 수직 길이(V)는 약 3 mal로서, 상기 리세스의 수평 길이(h)와 동일하다.
압축 콘택(D)의 상부 및 금속층 평면의, 기판(1) 반대편에 놓인 면의 상부에 각각 몰리브덴이 함유된 시이트(F)가 제공된다. 상기 몰리브덴 시이트(F) 위로는 각각 하나의 구리 블록(C)이 배치된다. 회로는 세라믹 하우징(H) 내에 패킹된다.
마찬가지로 본 발명의 범위내에서 실시예들의 많은 변형이 고려될 수 있다. 따라서 층의 치수는 각각의 요구에 맞게 매칭될 수 있다. 마스크(P)의 두께는 항상 압축 콘택(D)의 상부 면이 상기 마스크(P)의 상부 면의 하부에 놓일 정도의 크기이다.
상기 마스크(P)는 최초에 금속층 평면(M)의 일부를 덮는 확산 배리어로서 사용되는 층(B)의 일부에도 배치될 수 있다.
부식을 막는 층(K)으로서 예컨대 TaN, WTi, TaSi, Ta 또는 TiN도 그 재료로서 사용될 수 있다. 이러한 경우 상기 층(K)은 전체 면에 제공된다. 부식을 막는 상기 층(K)이 도전성을 가지는 경우, 상기 층(K)은 이어서 압축 콘택(D)의 면만 덮도록 구조화된다.
회로는 IGBT 대신에 MOSFET, 다이오드, GTO, 고압 사이리스터 또는 다른 파워 반도체-소자일 수도 있다.

Claims (13)

  1. 회로에 있어서,
    - 압축 콘택(D)이 상기 회로의 도전 영역 위에 배치되고 상기 도전 영역에 접촉되며,
    - 상기 압축 콘택(D)이 금속을 함유하고,
    - 상기 압축 콘택(D)의 상부 면이 평면이며,
    - 상기 압축 콘택(D)의 상부 면이 상기 회로의 패시베이션층(S)의 상부에 놓이는 것을 특징으로 하는 회로.
  2. 제 1항에 있어서,
    상기 압축 콘택(D)이 수직 에지를 갖는 것을 특징으로 하는 회로.
  3. 제 1항 또는 2항에 있어서,
    - 상기 압축 콘택(D)의 적어도 일부가 리세스를 채우고,
    - 상기 리세스의 수평 길이(h)에 대한 상기 리세스의 수직 길이(V)의 비가 4 :1보다 크며, 상기 수평 길이(h)가 0.5㎛ 내지 8㎛인 것을 특징으로 하는 회로.
  4. 제 1항 내지 3항 중 어느 한 항에 있어서,
    상기 도전 영역이 회로가 설치되는 기판(1)의 일부 또는 금속층 평면(M)인것을 특징으로 하는 회로.
  5. 제 1항 내지 4항 중 어느 한 항에 있어서,
    상기 금속이 구리인 것을 특징으로 하는 회로.
  6. 제 1항 내지 5항 중 어느 한 항에 있어서,
    상기 압축 콘택(D)이 파워 반도체 소자에 접촉되는 것을 특징으로 하는 회로.
  7. 회로의 제조 방법에 있어서,
    - 상기 도전 영역 중 접촉될 영역은 덮지 않도록, 회로의 도전 영역 위에 마스크(P)가 제공되는 단계,
    - 전류를 이용한 갈바닉 프로세스에 의해 금속이 디포짓됨으로써 압축 콘택(D)이 형성되는 단계, 및
    - 상기 압축 콘택(D)의 상부 면이 상기 마스크(P)의 상부 면 하부에 놓이게 되면 상기 디포짓이 종료되는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제 7항에 있어서,
    상기 금속이 구리인 것을 특징으로 하는 방법.
  9. 제 7항 또는 8항에 있어서,
    - 상기 도전 영역 위에 도전층(L)이 제공되고, 그 위에 마스크(P)가 형성되며,
    - 회로 위에는 갈바닉 프로세스를 위한 전해질이 제공되고,
    - 금속의 디포짓을 위해 상기 도전층(L)과 전해질(Y) 내 전극(E) 사이에 전압이 인가되며,
    - 상기 마스크(P)는 압축 콘택(D)이 형성된 후 제거되고,
    - 상기 도전층(L) 중 상기 압축 콘택(D)의 외부에 배치된 부분이 제거되는 것을 특징으로 하는 방법.
  10. 제 9항에 있어서,
    - 상기 도전층(L)이 형성되기 전에 확산 배리어로서 작용하는 층(B)이 제공되고,
    - 상기 도전층(L)은 구리로 형성되며,
    - 확산 배리어로서 작용하는 상기 층(B)이 상기 도전층(L)과 동일하게 구조화되는 것을 특징으로 하는 방법.
  11. 제 7항 내지 10항 중 어느 한 항에 있어서,
    상기 압축 콘택(D) 위에 부식을 막고 팔라듐 및/또는 골드를 함유하는 층(K)이 무전류 갈바닉 프로세스에 의해 제공되는 것을 특징으로 하는 방법.
  12. 제 7항 내지 10항 중 어느 한 항에 있어서,
    상기 압축 콘택(D)이 형성된 후 부식을 막는 층이 제공되며, 상기 층은 상기 압축 콘택(D)만 덮도록 구조화되는 것을 특징으로 하는 방법.
  13. 제 7항 내지 12항 중 어느 한 항에 있어서,
    상기 도전 영역이 기판(1)의 일부 또는 금속층 평면(M)인 것을 특징으로 하는 방법.
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