KR20010088224A - 타이탄 시스템 컨트롤러 칩셋을 이용한 멀티 프로세서컴퓨터 시스템 - Google Patents

타이탄 시스템 컨트롤러 칩셋을 이용한 멀티 프로세서컴퓨터 시스템 Download PDF

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Abstract

본 발명은 4 개의 알파 마이크로프로세서(alpha microprocessor)를 구비하는 멀티 프로세서 컴퓨터 시스템에 관한 것이다. 멀티 프로세서 컴퓨터 시스템은 각각의 알파 프로세서들과 연결되는 노스 브릿지 컨트롤러를 디지털(Digital) 사의 타이탄 시스템 컨트롤러 칩셋(titan system controller chipset)으로 구비한다. 노스 브릿지 컨트롤러는 하나의 컨트롤러 칩(C-chip)과 2 개의 주변 인터페이스 칩(P-chip)들 및 8 개의 데이터 슬라이스 칩(D-chip)들로 구비된다. 따라서 노스 브릿지 컨트롤러는 멀티 마이크로프로세서 컴퓨터 시스템의 시스템 클럭 속도를 125 MHz까지 지원하고, 32 비트 133NHz의 4배속 AGP 디바이스와 64 비트 66 MHz PCI 버스 클럭 속도를 지원하여 입출력 퍼포먼스를 향상시킨다.

Description

타이탄 시스템 컨트롤러 칩셋을 이용한 멀티 프로세서 컴퓨터 시스템{MULTI PROCESSOR COMPUTER SYSTEM INCLUDING TITAN SYSTEM CONTROLLER CHIPSET}
본 발명은 멀티 프로세서 컴퓨터 시스템(multi- processor computer system)에 관한 것으로, 좀 더 구체적으로 복수 개의 알파 마이크로프로세서를 사용하는 컴퓨터 시스템의 마더보드에 관한 것이다.
일반적으로 알파 마이크로프로세서를 이용하는 멀티 프로세서 컴퓨터 시스템은 적어도 하나 이상의 프로세서들(예컨대, 두 개 또는 4 개의 알파 마이크로프로세서들)을 구비하고, 이들과 연결되어 주변 디바이스들을 제어하는 시스템 컨트롤러를 포함한다. 예를 들어, 4 개의 알파 마이크로프로세서를 이용하는 4 웨이(4 Way) 시스템은 현재 디지털(Digital) 사에서 제작되는 ES40 서버 시스템이 유일하다. 이것은 시스템 컨트롤러 즉, 노스 브릿지 컨트롤러를 타이푼 칩셋(Typhoon system controller chipset)으로 제작함으로서 여러가지 취약한 부분이 있다.
예컨대, 시스템 버스의 클럭 속도가 낮고, PCI 66 MHz를 지원하지 않으며, 4 배속의 AGP를 지원하지 않아 현 추세의 서버 시스템으로는 기능과 성능이 매우 낮다.
따라서 본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 시스템의 처리 속도 향상을 위하여 타이탄 시스템 컨트롤러 칩셋을 이용한 멀티 프로세서 컴퓨터 시스템을 구현하는데 있다.
도 1은 본 발명에 따른 타이탄 시스템 컨트롤러 칩셋을 구비하는 멀티 프로세서 컴퓨터 시스템의 개략적인 구성을 도시한 블록도; 그리고
도 2는 도 1에 도시된 멀티 프로세서 컴퓨터 시스템의 상세한 구성을 도시한 블록도이다.
* 도면의 주요 부분에 대한 부호 설명*
2 : 멀티 프로세서 시스템 10 : 멀티 알파 프로세서
20 : 캐시 메모리 블록 30 : 노스 브릿지 컨트롤러
32 : 컨트롤러 칩 34 : 인터페이스 칩
36 : 데이터 슬라이스 칩 40 : 메인 메모리 블록
42, 44 : 메모리 뱅크 50 : AGP 디바이스
60 : 사우스 브릿지 컨트롤러 62 : 키보드
64 : 마우스 70 : ISA 디바이스
80 : IDE 디바이스
상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 전형적인 컴퓨터시스템으로서, 키보드, 마우스 등의 입력 장치와 모니터 등의 디스플레이 장치와 하드디스크 드라이브, 시디롬 드라이브 등의 보조 기억 장치들을 구비하는 멀티 프로세서 컴퓨터 시스템에 있어서: 적어도 하나 이상 최대 4 개의 알파 마이크로프로세서들과; 적어도 두 개 이상의 메모리 어레이들을 구비하는 메모리 블록과; 32 비트 133 MHz의 4 배속 AGP 디바이스와; 64 비트 66 NHz의 PCI 디바이스들 및; 상기 알파 마이크로프로세서들과 상기 메모리 블록과 상기 AGP 디바이스 및 상기 PCI 디바이스들에 각각 연결되어, 상기 시스템의 시스템 클럭 속도를 125 MHz로 처리하도록 상기 연결된 장치들을 인터페이스 제어하는 시스템 컨트롤러를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 시스템 컨트롤러는; 상기 알파 마이크로프로세서들과 상기 메모리 블록 사이에 구비되어, 상기 알파 마이크로프로세서로부터 제어를 받아서 상기 메모리 블록의 각 메모리 어레이들을 제어하기 위한 명령/어드레스/제어 신호들을 인터페이스하는 컨트롤러 칩과; 상기 컨트롤러 칩의 제어를 받아서 상기 알파 마이크로프로세서들과 상기 메모리 어레이들의 상호 데이터 전송을 인터페이스하는 데이터 슬라이스 칩들 및; 상기 컨트롤러 칩과 상기 데이터 슬라이스 칩들과 상기 AGP 디바이스 및 상기 PCI 디바이스들을 상호 인터페이스하도록 제어하는 주변 인터페이스 칩들을 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 시스템 컨트롤러는 디지털 사의 타이탄 시스템 컨트롤러 칩셋으로 구비된다.
따라서 본 발명에 의하면, 타이탄 칩셋 컨트롤러로 구비되는 노스 브릿지 컨트롤러는 멀티 마이크로프로세서 컴퓨터 시스템의 시스템 클럭 속도를 125 MHz까지지원하고, 그리고 32 비트 133NHz의 4배속 AGP 디바이스와 64 비트 66 MHz PCI 버스 클럭 속도를 지원하여 입출력 퍼포먼스를 향상시킨다.
(실시예)
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 1은 본 발명에 따른 타이탄 시스템 컨트롤러 칩셋을 구비하는 멀티 프로세서 컴퓨터 시스템의 개략적인 구성을 도시한 블록도이다. 상기 멀티 프로세서 컴퓨터 시스템은 전형적인 컴퓨터 시스템으로서, 예컨대, 키보드, 마우스 등의 입력 장치와 모니터 등의 디스플레이 장치와 하드디스크 드라이브, 시디롬 드라이브 등의 보조 기억 장치들을 구비한다.
도면을 참조하면, 상기 멀티 프로세서 컴퓨터 시스템(2)은 멀티 알파 프로세서(10) 즉, 최대 4 개의 알파 마이크로프로세서(예컨대, 21264 알파 마이크로프로세서 및 이에 호환되는 EV6, EV67 시리즈)들을 구비한다. 그리고 이들 알파 마이크로프로세서들(10)과 연결되는 캐시 메모리 블록(20)과 신규한 노스 브릿지 컨트롤러(30) 및 사우스 브릿지 컨트롤러(60)를 포함한다. 그리고 상기 노스 브릿지 컨트롤러(30)는 디지털(DIGITAL) 사에서 제조된 시스템 컨트롤러 칩셋인 타이탄 칩셋(titan system controller chipset)으로 구비된다.
상기 노스 브릿지 컨트롤러(30)는 호스트 버스(HOST BUS)를 통하여 상기 멀티 알파 프로세서(10)와 연결되고, 메인 메모리 블록(40)과 AGP 장치(50) 및 PCI 버스(PCI BUS)에 연결된다. 그리고 상기 노스 브릿지 컨트롤러(30)는 시스템 클럭(system clock)을 125 MHz까지 지원하고, 상기 멀티 알파 프로세서(10)의 제어를 받아서 메인 메모리 블록(20)을 억세스 제어한다. 그리고 32 비트 133NHz의 4배속 AGP 디바이스와 64 비트 66 MHz PCI 버스 클럭 속도를 지원하여 입출력 퍼포먼스를 향상시킨다.
상기 사우스 브릿지 컨트롤러(60)는 상기 PCI 버스를 통하여 상기 노스 브릿지 컨트롤러(30)에 연결되고, 키보드(62) 및 마우스(64) 등의 입력 장치와 IDE 디바이스(80)(예컨대, 하드디스크 드라이브, CD 롬 드라이브 등) 및 ISA 디바이스(90)(예컨대, ISA 버스 및 ISA 슬롯들)를 연결한다.
구체적으로 도 2를 참조하면, 상기 멀티 프로세서 시스템(2)은 4 개의 알파 마이크로프로세서들(10a~10d))과 4 개의 캐시 메모리(20a~20d)과 2 개의 메인 메모리 뱅크(42, 44) 및 노스 브릿지 컨트롤러(30)를 포함한다.
상기 알파 마이크로프로세서들(10a~10d)은 예를 들어, EV6, EV67 계열의 알파 마이크로프로세서 및 이들과 호환되는 마이크로프로세서로 구비되며, 125 MHz의 시스템 클럭 속도를 제어한다.
상기 캐시 메모리 블록(20)은 상기 4 개의 알파 마이크로프로세서들 (10a~10d)에 대응하여 4 개의 캐시 메모리들(20a~20d)을 구비한다.
상기 메인 메모리 블록(40)은 적어도 2 개의 메모리 뱅크(memory bank)들(42, 44)을 구비하고, 각 메모리 뱅크들(42, 44)은 하나 또는 두 개의 메모리 어레이(memory array)들을 포함한다.
그리고 상기 노스 브릿지 컨트롤러(30)는 디지털 사의 타이탄 시스템 컨트롤러 칩셋으로 구비되며, 이는 시스템 클럭 속도를 125 MHz까지 지원한다. 상기 노스 브릿지 컨트롤러(30)는 세 부분의 칩으로 구성되는 칩셋 모듈(chipset module)로 구비된다. 즉, 상기 각각의 알파 마이크로프로세서들(10a~10d)과 어드레스 인터페이스를 통하여 직접 연결되는 하나의 컨트롤러 칩(C-chip : Controller chip)(32)과 2 개의 주변 인터페이스 칩(P-chip : Peripheral interface chip)(34 : 34a, 34b)들 및 8 개의 데이터 슬라이스 칩(D-chip : Data slice chip)(36 : 36a~36h)들을 포함한다.
상기 컨트롤러 칩(32)은 상기 각각의 알파 마이크로프로세서들(10a~10d)과 상기 메인 메모리 블록(40) 사이에 구비되어, 상기 각 메모리 어레이들(42, 44)을 제어하기 위한 명령/어드레스/제어 신호들을 인터페이스한다. 그리고 상기 데이터 슬라이스 칩(36)을 제어하기 위한 컨트롤 라인들 및 상기 주변 인터페이스 칩(34)들을 제어하기 위한 명령/어드레스 신호들을 인터페이스한다. 또한 상기 컨트롤러 칩(32)과 상기 주변 인터페이스 칩(24) 사이의 CAP 버스는 PCI와 AGP의 명령/제어 신호들이 125 MHz로 동작되도록 구비한다.
상기 데이터 슬라이스 칩(D-chip)들(36a~36h)은 상기 알파 마이크로프로세서들(10a~10d)과, 상기 메모리 어레이들(42, 44) 및 상기 주변 인터페이스 칩들(34a~34b)의 상호 데이터 전송을 처리한다. 즉, CPU 데이터 버스를 통하여 상기 알파 마이크로프로세서들(10a~10d)과 연결되고, PAD 버스를 통하여 상기 주변 인터페이스 칩들(34a~34b)과 연결되며, 메모리 데이터 버스를 통하여 상기 메모리 어레이들(42, 44)과 연결된다. 상기 데이터 슬라이스 칩(36)은 상기 알파 마이크로프로세서(10)와 64 비트로 인터페이스되며, 8 개의 데이터 슬라이스 칩(36a~36h)을 구비하므로 각 데이터 슬라이스 칩들(36a~36h)은 상기 4 개의 알파 마이크로프로세서들(10a~10d)과 각각 8 비트씩 연결되어 125 MHz의 클럭 속도로 동작된다. 그리고 상기 PAD 버스는 2 개의 데이터 슬라이스 칩 단위로 각각 하나의 주변 인터페이스 칩에 8 비트씩 연결되므로, 상기 PAD 버스는 총 64 비트로 구비되며, 125 MHz 클럭 속도로 동작된다. 또한 상기 메모리 데이터 버스는 2 개의 메모리 뱅크와 각 뱅크당 2 개의 메모리 어레이에 연결되며, 각 메모리 뱅크 당 256 비트 125 MHZ의 동작 속도로 연결된다.
그리고 상기 주변 인터페이스 칩들(34a~34b)은 상기 CAP 버스를 통해 상기 컨트롤러 칩(32)과 연결되고, 상기 PAD 버스를 통해 상기 데이터 슬라이스 칩들(36a~36h)과 연결되며, PCI 버스 및 AGP 디바이스(50)에 연결된다. 상기 주변 인터페이스 칩들(34a~34b)은 AGP 및 PCI 버스 규격에 호환되는 PCI 버스를 지원한다. 즉, 상기 주변 인터페이스 칩들(34a~34b)은 각각 32 비트 133 MHz의 4 배속 AGP와 64 비트 66 NHz의 PCI 버스를 제공한다.
상술한 바와 같이, 본 발명은 특정 시스템 컨트롤러 칩셋을 이용하여 최대 4 개의 알파 마이크로프로세서들을 갖는 멀티 마이크로프로세서 컴퓨터 시스템을 구현함으로서 시스템 및 주변 장치의 처리 속도를 향상시킬 수 있다. 예컨대, 시스템 퍼포먼스가 향상된 서버 시스템을 제공할 수 있다.

Claims (3)

  1. 전형적인 컴퓨터 시스템으로서, 키보드, 마우스 등의 입력 장치와 모니터 등의 디스플레이 장치와 하드디스크 드라이브, 시디롬 드라이브 등의 보조 기억 장치들을 구비하는 멀티 프로세서 컴퓨터 시스템에 있어서:
    적어도 하나 이상 최대 4 개의 알파 마이크로프로세서들과;
    적어도 두 개 이상의 메모리 어레이들을 구비하는 메모리 블록과;
    32 비트 133 MHz의 4 배속 AGP 디바이스와;
    64 비트 66 NHz의 PCI 디바이스들 및;
    상기 알파 마이크로프로세서들과 상기 메모리 블록과 상기 AGP 디바이스 및 상기 PCI 디바이스들에 각각 연결되어, 상기 시스템의 시스템 클럭 속도를 125 MHz로 처리하도록 상기 연결된 장치들을 인터페이스 제어하는 시스템 컨트롤러를 포함하는 것을 특징으로 하는 멀티 마이크로 컴퓨터 시스템.
  2. 제 1 항에 있어서,
    상기 시스템 컨트롤러는;
    상기 알파 마이크로프로세서들과 상기 메모리 블록 사이에 구비되어, 상기 알파 마이크로프로세서들로부터 제어를 받아서 상기 메모리 블록의 각 메모리 어레이들을 제어하기 위한 명령/어드레스/제어 신호들을 인터페이스하는 컨트롤러 칩과;
    상기 컨트롤러 칩의 제어를 받아서 상기 알파 마이크로프로세서들과 상기 메모리 어레이들 간의 상호 데이터 전송을 인터페이스하는 데이터 슬라이스 칩들 및;
    상기 컨트롤러 칩과 상기 데이터 슬라이스 칩들과 상기 AGP 디바이스 및 상기 PCI 디바이스들을 상호 인터페이스하도록 제어하는 주변 인터페이스 칩들을 포함하는 것을 특징으로 하는 멀티 프로세서 컴퓨터 시스템.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 시스템 컨트롤러는 디지털 사의 타이탄 시스템 컨트롤러 칩셋으로 구비되는 것을 특징으로 하는 멀티 프로세서 컴퓨터 시스템.
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* Cited by examiner, † Cited by third party
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WO2009014576A1 (en) * 2007-07-25 2009-01-29 Hewlett-Packard Development Company, L.P. Systems and methods for improving performance of a routable fabric
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