KR20010087045A - 펄스밀도변조 신호 발생 장치 - Google Patents

Abstract

본 발명은 펄스밀도변조(PDM) 신호 발생 장치에 관한 것으로 특히 단말기내의 기저대역 주파수를 제거할 수 있는 펄스밀도변조 신호 발생 장치에 관한 것이다. 이와 같은 펄스밀도변조 신호 발생 장치는 입력 값에서 피드백(feedback)된 출력 값을 감산하는 제 1 가산기와, 상기 제 1 가산기의 출력 값을 1차 적분하여 출력하며, 출력한 값을 루프시켜 제 1 가산기의 출력과 적분하여 출력한 출력 값을 감산하는 제 1 적분기와, 상기 적분기의 출력 값을 2차 적분하여 출력하는 제 2 적분기와, 상기 제 2 적분기의 출력 값에서 노이즈 성분을 제거하기 위한 의사잡음 코드를 발생시키는 의사잡음 코드 생성부와, 상기 의사잡음 코드 생성부에서 출력되는 의사잡음 코드와 상기 제 2 적분기의 출력 값을 합산하여 출력하는 가산기와, 상기 가산기의 출력 값을 확인하여 출력하는 비교기와, 상기 비교기의 출력 값을 필터링하는 필터로 구성된다.

Description

펄스밀도변조 신호 발생 장치{Pulse Density Modulation signal generating apparatus}

본 발명은 펄스밀도변조(PDM) 신호 발생 장치에 관한 것으로 특히 단말기내의 기저대역 주파수를 제거할 수 있는 펄스밀도변조 신호 발생 장치에 관한 것이다.

전자회로 디자인에서 멀티비트 디지털 신호를 싱글비트 디지털 신호로 만드는 컨버터가 종종 필요하다. 그런 컨버젼 회로는 펄스 폭 변조(Pulse Width Modulation : PWM), 펄스밀도변조(Pulse Density Modulation : PDM) 등의 변조 방식을 사용하여 구현된다.

PWM 방식의 경우 8비트의 MCU 등 로-엔드(low-end)쪽의 사양에서 비교적 널리 퍼져 사용되고 있다. 그러나 PWM의 경우 그 구현은 간단하지만 저역통과필터(LPF)를 거쳐 아날로그 신호로 컨버젼했을 경우 높은 분해능을 얻기가 힘들므로 이에 대한 대안으로 PDM 방식을 이용한다.

PDM의 경우 PWM보다 더 높은 분해능 혹은 정밀도(accuracy)를 가진다. 이는 저역통과필터 통과시 충전 또는 방전하는 순서를 적절히 조절하는 PDM방식의 특성 때문이다. 즉, 1의 밀도(1's density)를 이용하여 해당하는 신호레벨로 컨버젼하기 때문이다.

이하, 첨부된 도면을 참조하여 종래 펄스밀도변조 신호 발생기를 설명하기로 한다.

도 1은 종래 펄스밀도변조 신호 발생기를 나타낸 블록 구성도이고, 도 2는 도 1에 나타낸 펄스밀도변조 회로의 펄스밀도변조 출력 파형을 나타낸 도면이고,도 3은 종래 펄스밀도변조 출력을 기저대역필터로 필터링하였을 경우의 아날로그 출력을 나타낸 도면이다.

종래 펄스밀도변조(PDM) 신호 발생기는 전형적인 PDM 신호 발생기를 나타낸 것으로, 카운터(1)와 비교기(2) 및 저역 통과 필터(3)로 구성된다.

여기서, 카운터(1)는 논 시퀀셜 비트 오더(non-sequential bit order)를 갖는 N-bit 바이너리 카운터이다. 즉, N-bit 카운터 출력은 비교기 입력 Q에 비트 리버스드 오더(bit reversed order)로 연결되어 있다. 그 결과 비교기(2)는 연속된 신호를 받지 않는다.

비교기(2)는 싱글 비트(single bit)로 변환(conversion) 되기를 바라는 입력신호인 또 다른 N-bit의 입력 P를 가지고 있다. 여기서 비교기(2)에 입력되는 N-bit의 입력 P는 Q의 입력과는 달리 최상위비트(MSB)에서 최하위비트(LSB)의 순으로 연결된다.

이와 같은 종래 펄스밀도변조 신호 발생 장치에 있어서는 우선, N-bit 사이클릭 카운터(1)가 출력을 최하위비트에서 최상위비트로 만들어 비교기(2)의 입력단자(input Q)로 내보낸다. 이때 3비트 카운터의 경우 시퀀스는 0,4,2,6,1,5,3,7이 된다.

비교기(2)에서는 카운터(3비트)에서 입력된 값과 input P의 입력으로 들어온 값을 차례로 비교하여 입력 값이 카운터(1) 출력 값보다 크거나 같으면 로직1을 비교기(2)의 출력(Digital PDM output)으로 하고, 작으면 로직0을 비교기(2)의 출력으로 한다.

만일 입력 값이 100(2진수)이라면, 이에 해당하는 비교기(2)의 출력값은 카운터(1)의 출력이 0일 때 1이, 카운터(1)의 출력이 4일 때는 1이, 카운터(2)의 출력이 2일 때는 1이, 카운터(2)의 출력이 6일 때는 0이, 카운터(2)의 출력이 5일 때는 0이, 카운터(2)의 출력이 3일 때는 1이, 카운터(2)의 출력이 7일 때는 0이 비교기(2)에서 출력된다.

따라서 모든 경우를 합치면 2진수 '100'에 해당하는 PDM 신호는 '11101010'이 된다.

이와 같은 경우는 3비트를 예로 든 것으로서 만약 N bit입력의 경우 카운터(1)의 경우의 수는 2^N개가되고, 2^N개만큼의 1비트 출력이 발생된다.

이와 같은 비교기(2)에서의 PDM 출력파형은 도 2에 나타낸 바와 같고, 비교기(2)에서의 출력을 저역통과필터(3)로 필터링하였을 경우에는 도 3에 나타낸 바와 같은 아날로그 출력이 나타난다.

이와 같은 종래 펄스밀도변조 회로에 있어서는 상대적으로 1의 밀도(1's density)와 0의 밀도(0's density) 사이의 전이(transition)가 적어 저역통과필터(LPF)에서 필터링하기 힘든 저주파수 성분이 남게 되고(도 3참조), 그와 같은 경우 상당히 높은 차수의 저역통과필터를 통해 저주파수 성분을 제거하여야 하는데, 상당히 높은 차수의 필터를 사용하더라도 밀도 사이의 전이(transition)가 적을 경우 완전히 제거하지 못할 수 있는 문제점이 있었다.

본 발명의 목적은 이상에서 언급한 종래 기술의 문제점을 감안하여 안출한 것으로서, 이동 단말기내의 베이스밴드 아날로그 회로를 제어할 수 있는 1비트 펄스밀도변조 신호 발생 장치를 제공하기 위한 것이다.

이상과 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 입력 값에서 피드백(feedback)된 출력 값을 감산하는 제 1 가산기와, 상기 제 1 가산기의 출력 값을 1차 적분하여 출력하며, 출력한 값을 루프시켜 제 1 가산기의 출력과 적분하여 출력한 출력 값을 감산하는 제 1 적분기와, 상기 적분기의 출력 값을 2차 적분하여 출력하는 제 2 적분기와, 상기 제 2 적분기의 출력 값에서 노이즈 성분을 제거하기 위한 의사잡음 코드를 발생시키는 의사잡음 코드 생성부와, 상기 의사잡음 코드 생성부에서 출력되는 의사잡음 코드와 상기 제 2 적분기의 출력 값을 합산하여 출력하는 가산기와, 상기 가산기의 출력 값을 확인하여 출력하는 비교기와, 상기 비교기의 출력 값을 필터링하는 필터로 구성된다.

도 1은 종래 펄스밀도변조 신호 발생기를 나타낸 블록 구성도

도 2는 도 1에 나타낸 펄스밀도변조 회로의 펄스밀도변조 출력 파형을 나타낸 도면

도 3은 종래 펄스밀도변조 출력을 기저대역필터로 필터링하였을 경우의 아날로그 출력을 나타낸 도면

도 4는 본 발명에 따른 펄스밀도변조 신호 발생기를 나타낸 블록 구성도

도 5는 본 발명에 따른 펄스밀도변조 출력을 기저대역필터로 필터링하였을 경우의 아날로그 출력을 나타낸 도면

*도면의 주요 부분에 대한 부호의 설명*

10,12,14,16,19 : 가산기 11,14,21,22 : 곱셈기

13,17 : 딜레이 18 : 의사잡음(PN) 코드 발생부

20 : 비교부 23 : 저역통과필터

30,31 : 적분기

이하 본 발명의 바람직한 일 실시 예에 따른 구성 및 작용을 첨부된 도면을 참조하여 설명한다.

도 4는 본 발명에 따른 펄스밀도변조 신호 발생기를 나타낸 블록 구성도이다.

본 발명에 따른 펄스밀도변조 신호 발생기는 전형적인 2차 시그마 델타 변조기로서, 시그마 델타 변조기는 입력 값(input digital value)에서 피드백된 출력 값(Digital PDM output)을 빼주기 위한 제 1부터 제 4 가산기(10,12,14,16)와, 루프 필터 및 비교기(20)로 구성된다.

그 중에서 루프 필터는 제 1, 제 3 가산기(10,14)의 출력을 적분하기 위한 제 1, 제 2 적분기(30,31)이다. 여기서, 제 1, 제 2 적분기(30,31)는 각각 가산기(12,16)와 딜레이(delay)(13,17)로 구성되며, 딜레이(13,17)는 플립플롭(FlipFlop)으로 구성된 한 개 이상의 계수(coefficient)를 갖는 N 비트의 적분기이다.

또한 제 2 적분기(31)의 다음 단에는 적은 양의 랜덤 노이즈(Random Noise)를 발생시키기 위한 의사 랜덤 노이즈 발생기(Pseudo-random noise generator)인 PN 코드 생성부(18)가 있으며, 제 2 적분기(31)의 출력과 PN 코드 생성부(18)의 출력을 더하기 위한 가산기(19)가 존재한다. 그리고, 가산기(19)의 다음단에는 가산기(19)의 출력이 0보다 큰가, 작은가를 비교하기 위한 1비트 비교기(20)가 있다.

일반적인 시그마 델타 변조기는 입력과 동일한 1비트열(bit stream) 출력을 만들기 위하여 피드백 시스템을 사용한다. 이와 같은 시그마 델타 변조기는 루프 필터의 적절한 배치를 사용하여 비교기 앞단의 값이 일정한 값을 갖도록 하면 출력 1비트 스트림 값이 입력 값과 동일하게 출력될 수 있다.

먼저, 입력 값(input digital value)이 이전 출력 값(Digital PDM output)에 의해 제 1 가산기(10)에서 감산되고, 이 감산된 값이 입력과 출력 사이의 에러가 된다.

다음에 첫 번째 에러 량은 제 1 적분기(30)에 의해 적분되고, 다시 첫 번째 적분된 양에서 이전 출력 값(Digital PDM output)을 제 4 곱셈기(21)에서비교축소(scaling) 한 값을 제 2 가산기(14)에서 감산하여 두 번째 에러 량을 만든다.

이 두 번째 에러 량이 제 2 곱셈기(21)를 통해 제 2 적분기(31)에 의해 누적되고, 누적된 값이 0보다 크면 출력 값이 로직1이 되고, 0보다 작으면 비교기(20)에 의해 로직0이 출력된다. 앞에서도 설명한 바와 같이 적분기는 가산기와 플립플롭으로 구성되므로 에러 량을 누적할 수 있다.

이것은 현재 입력 값(input digital value)이 출력 값(Digital PDM output) 보다 크다는 의미이므로 다시 피드백되어 입력단인 제 1 가산기(10)에서 출력 값이 빠진다.

일반적으로 출력 값이 로직1이 나왔을 때 입력 최대 값 보다 로직1에 해당하는 피드백 값이 더 크므로 첫 번째 에러 양은 마이너스가 되어 이전에 누적되어 있는 제 1 적분기(30)에서 첫 번째 에러 양만큼 누적 값이 적어진다. 이는 제 2 적분기(31)에서도 동일한 현상이 발생한다.

따라서 제 2 적분기(31)에서도 누적된 양이 줄어들게 되고, 비교기(20)에서는 현재 누적되어 있는 값이 0보다 큰가 작은가를 비교한다.

만일 이번에도 두 번째 단에 누적되어 있는 값이 0보다 크면, 앞에 기술한 대로 또 한번의 연산이 일어나고 0보다 작다면, 입력과 피드백된 출력이 더해져 이것이 에러 양이 된다.

이와 같은 첫 번째 에러 양이 제 1 적분기(30)에 의해 플러스 방향으로 누적되고, 제 3 가산기(14)도 앞과 같은 현상이 발생하여 제 2 적분기(31) 역시 누적된값이 증가하게 된다.

이렇게 하여 출력 값이 로직0 또는 로직1이냐에 따라 입력 값과 출력 값이 에러가 0이 될 때까지 로직1과 로직0의 비트 스트림 출력이 발생한다.

이러한 로 오더(low order) 시그마 델타 변조기의 단점으로서는 교류 성분의 입력에 대해서는 출력 비트 스트림이 입력을 잘 따라 가지만 직류(DC)성분에 대해서는 비교기(20) 앞단의 제 2 적분기(31)의 값에 작은 변동(fluctuation)이 발생하여 로직1로 되어야 할 로직0이 출력되는 패턴 노이즈(pattern noise)가 발생되는 것이 었다.

따라서 본 발명 실시예에 있어서는 이와 같은 패턴 노이즈의 발생을 방지하기 위하여 추가적인 노이즈 원으로써 의사잡음 랜덤 노이즈 발생기인 PN 코드 생성부(18)를 비교기(20) 앞단에 넣어주어 낮은 주파수 성분의 패턴 노이즈를 없앨 수 있다.

그리고, 제 1부터 제 4 곱셈기(11,15,22,21)의 경우 0.5, 1 또는 2를 사용하여 비트를 쉬프트 시키면 추가적인 곱셈기가 필요 없어지고 높은 클럭을 사용하면 한 개의 가산기만으로 두 개의 적분기의 연산이 구현 가능하다.

예를 들면 도면상에 도시하지는 않았지만 1차 시그마 델타 구조를 이용하며 1개의 N비트 가산기와 적분기 및 PN 코드 생성부만으로 구현할 수 있다.

도 5는 본 발명에 따른 펄스밀도변조 출력을 기저대역필터로 필터링하였을 경우의 아날로그 출력을 나타낸 도면으로 실제 출력 레벨(Real Output level)이 신호 레벨(signal level)과 동일하게 됨을 알 수 있다.

이상의 설명에서와 같은 본 발명 펄스밀도변조 신호 발생장치에 있어서는 1과 0 사이의 전이(transition)가 적더라도 적분기와 PN 코드 발생기를 이용하여 필터링하기 힘든 저주파수를 완전히 필터링할 수 있는 효과가 있다.

Claims (3)

1. 입력 값에서 피드백(feedback)된 출력 값을 감산하는 제 1 가산기와;

   상기 제 1 가산기의 출력 값을 1차 적분하여 출력하며, 출력한 값을 루프시켜 제 1 가산기의 출력과 적분하여 출력한 출력 값을 감산하는 제 1 적분기와;

   상기 적분기의 출력 값을 2차 적분하여 출력하는 제 2 적분기와;

   상기 제 2 적분기의 출력 값에서 노이즈 성분을 제거하기 위한 의사잡음 코드를 발생시키는 의사잡음 코드 생성부와;

   상기 의사잡음 코드 생성부에서 출력되는 의사잡음 코드와 상기 제 2 적분기의 출력 값을 합산하여 출력하는 가산기와;

   상기 가산기의 출력 값을 확인하여 출력하는 비교기와;

   상기 비교기의 출력 값을 필터링하는 필터로 구성됨을 특징으로 하는 펄스밀도변조 신호 발생 장치.
2. 제 1 항에 있어서, 상기 적분기는 가산기와 딜레이로 구성됨을 특징으로 하는 펄스밀도변조 신호 발생 장치.
3. 제 1 항에 있어서, 상기 제 1 가산기와 적분기 사이, 상기 제 1 적분기와 제 2 적분기 사이, 상기 비교기의 출력과 상기 제 1 가산기의 입력단 및 상기 제 1 적분기와 상기 제 1 적분기의 출력단에는 각각 곱셈기가 구성됨을 특징으로 하는 펄스밀도변조 신호 발생 장치.