KR20010086522A - The method of forming metal lines in semiconductor memory devices - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 146
- 239000002184 metal Substances 0.000 title claims abstract description 146
- 238000000034 method Methods 0.000 title claims abstract description 58
- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 230000004888 barrier function Effects 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000011229 interlayer Substances 0.000 claims abstract description 26
- 238000005498 polishing Methods 0.000 claims abstract description 4
- 239000000126 substance Substances 0.000 claims abstract description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 23
- 239000010410 layer Substances 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 17
- 229910052721 tungsten Inorganic materials 0.000 claims description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 239000010936 titanium Substances 0.000 description 13
- 239000007789 gas Substances 0.000 description 12
- 239000003921 oil Substances 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 239000000460 chlorine Substances 0.000 description 4
- 238000001552 radio frequency sputter deposition Methods 0.000 description 4
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- -1 40 sccm Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000004148 unit process Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76865—Selective removal of parts of the layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- Engineering & Computer Science (AREA)
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Abstract
Description
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 금속 라인 형성 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of forming a metal line of a semiconductor memory device.
일반적으로 반도체 장치의 제조 공정은, 복잡다단한 일련의 단위 공정들이연속적으로 반복되어 진행된다. 특히 최근 반도체 장치의 고집적화, 초미세화 경향에 따라 반도체 장치의 제조 공정은 보다 엄격하고 정밀한 제어가 필요하게 되었다. 특히, 반도체 SRAM(Static Random Access Memory) 장치와 같은 반도체 메모리 장치에서 금속 라인 형성 공정은 안정된 반도체 장치의 동작 및 빠른 동작 속도 확보를 위해 점차 중요해지고 있다.In general, the manufacturing process of a semiconductor device proceeds with a continuous series of complex unit processes. In particular, the recent trend toward high integration and ultra-fineness of semiconductor devices has necessitated more stringent and precise control of the manufacturing process of semiconductor devices. In particular, in a semiconductor memory device such as a semiconductor static random access memory (SRAM) device, a metal line forming process is becoming increasingly important for stable operation of the semiconductor device and fast operation speed.
반도체 SRAM 장치에서 워드 라인으로 사용하는 금속 라인으로는 비저항이 낮고 내열성을 지니며, 실리콘과의 열적 안정성이 우수한 텅스텐을 사용한다. 이와 같이 금속 라인으로 텅스텐을 사용하는 경우에 종래에는 금속막을 먼저 형성한 다음, 사진 공정을 사용하여 상기 금속막을 패터닝하여 금속 라인을 형성하는 방법을 사용하였으나, 점차 미세화되는 반도체 장치의 제조를 위한 사진 공정에서의 공정 마진 확보가 어려운 문제점이 발생한다. 이에 따라 최근에는 금속 라인이 형성될 홈을 먼저 형성한 다음, 상기 홈을 포함하는 반도체 기판상에 금속막을 형성하고 평탄화하는 다마신(damascene) 공정이 널리 사용되고 있다.Metal lines used as word lines in semiconductor SRAM devices are made of tungsten, which has low resistivity, heat resistance, and excellent thermal stability with silicon. As such, when tungsten is used as the metal line, a method of forming a metal line by forming a metal film first and then patterning the metal film using a photolithography process is used. It is difficult to secure process margin in the process. Accordingly, in recent years, a damascene process of first forming a groove on which a metal line is to be formed and then forming and planarizing a metal film on a semiconductor substrate including the groove is widely used.
이와 같이 다마신 공정을 사용하는 종래 방법에 따른 반도체 메모리 장치의 금속 라인 형성 방법을 도면을 참조하여 간단히 살펴보기로 한다.The metal line forming method of the semiconductor memory device according to the conventional method using the damascene process as described above will be briefly described with reference to the accompanying drawings.
도 1은 종래 방법에 따른 반도체 메모리 장치의 금속 라인 형성 공정의 문제점을 나타내는 단면도이다.1 is a cross-sectional view illustrating a problem of a metal line forming process of a semiconductor memory device according to a conventional method.
먼저, 트랜지스터(도면에 미도시) 등을 포함하는 반도체 기판(100)상에 층간 절연막(102)을 형성한다. 상기 반도체 기판(100)은 절연막, 도전막등이 반복되어 형성되어 이루어지며, 트랜지스터 등의 반도체 소자들을 포함한다. 상기 트랜지스터의 형성 공정은 일반적으로 널리 알려진 통상의 방법에 의한다. 상기 층간 절연막(102)은 P-TEOS(Plasma TetraEthylOrtho Silicate) 계통의 산화막으로 이루어지며, 후속으로 형성되는 금속 라인의 두께를 고려하여 적어도 4500Å 이상의 두께로 형성하는 것이 바람직하다.First, an interlayer insulating film 102 is formed on a semiconductor substrate 100 including a transistor (not shown). The semiconductor substrate 100 is formed by repeatedly forming an insulating film, a conductive film, and the like, and includes semiconductor devices such as transistors. The process of forming the transistor is generally by a conventional method which is well known. The interlayer insulating layer 102 is formed of an oxide film of P-TEOS (Plasma TetraEthylOrtho Silicate) type, and is preferably formed to have a thickness of at least 4500 kPa in consideration of the thickness of a metal line formed subsequently.
다음으로, 상기 층간 절연막(102)상에 포토레지스트(photoresist, 이하 PR) 패턴(도면에 미도시)을 두껍게 형성하고, 상기 PR 패턴을 식각 마스크(etch mask)로 하여 금속 라인이 형성될 소정의 위치의 상기 층간 절연막(102)이 노출되도록 패터닝(patterning)하여 금속 라인 홈을 형성한다.Next, a photoresist (PR) pattern (not shown) is thickly formed on the interlayer insulating layer 102, and a metal line is formed by forming the PR pattern as an etch mask. The interlayer insulating film 102 at the position is patterned to form a metal line groove.
다음으로, 상기 금속 라인 홈을 포함하는 반도체 기판상에 베리어 메탈(barrier metal, 104)을 얇게 형성한다. 상기 베리어 메탈(104)은 티타늄 나이트라이드(TiN) 단일층 또는 티타늄 및 티타늄 나이트라이드(Ti/TiN)의 이중층으로 이루어진다. 이때 상기 티타늄은 600Å의 두께로, 상기 티타늄 나이트라이드는 900Å의 두께로 형성한다. 다음으로, 필요에 따라 상기 베리어 메탈(104)을 고온 열처리하여 옴성 접촉층(ohmic contact layer)을 형성할 수 있다.Next, a barrier metal 104 is thinly formed on the semiconductor substrate including the metal line groove. The barrier metal 104 is composed of a titanium nitride (TiN) monolayer or a bilayer of titanium and titanium nitride (Ti / TiN). In this case, the titanium is formed to a thickness of 600Å, the titanium nitride is formed to a thickness of 900Å. Next, if necessary, the barrier metal 104 may be heat-treated at high temperature to form an ohmic contact layer.
다음으로, 상기 베리어 메탈(104)을 포함하는 상기 금속 라인 홈을 채우도록 금속막을 형성한다. 상기 금속막은 텅스텐(W)막으로 이루어지며, 화학 기상 증착 방법을 사용하여 형성한다. 이때 상기 금속막의 두께는 후속 화학기계적 연마(Chemical Mechanical Polishing, 이하 CMP)로 인하여 제거되는 양을 고려하여 약 4000Å의 두께로 형성한다.Next, a metal film is formed to fill the metal line groove including the barrier metal 104. The metal film is made of a tungsten (W) film and is formed using a chemical vapor deposition method. At this time, the thickness of the metal film is formed to a thickness of about 4000 kPa in consideration of the amount removed by subsequent chemical mechanical polishing (CMP).
다음으로, 상기 반도체 기판(100)상에 노출되는 상기 금속막 및 상기 베리어메탈을 CMP 공정을 사용하여 평탄화하고 금속 라인(106)을 형성한다.Next, the metal film and the barrier metal exposed on the semiconductor substrate 100 are planarized using a CMP process to form a metal line 106.
다음으로, RF 스퍼터링(Radio Frequency sputtering) 방식으로 건식식각(dry etch)을 진행하여 상기 CMP 공정 후에 상기 반도체 기판상에 잔존하는 베리어 메탈을 제거한다.Next, dry etching is performed by RF sputtering to remove the barrier metal remaining on the semiconductor substrate after the CMP process.
그런데, 상술한 종래 방법에 따른 금속 라인 형성 공정에서, 상기 층간 절연막의 균일도(uniformity)가 나쁘거나 CMP 공정이 반도체 기판상에서 고르게 진행되지 못하여 평탄화 영역간에 편차가 심하게 발생하는 경우, RF 스퍼터링에 의한 잔유 베리어 메탈의 제거 공정을 적용한 후에도, 상기 베리어 메탈이 반도체 기판상에서 완전히 제거되지 못하고 도 1의 A 부위에서 볼 수 있는 바와 같이 잔유 베리어 메탈(104a)을 형성한다. 이러한 현상은 RF 스퍼터링에 의한 건식 식각 공정에서 베리어 메탈을 식각하여 제거할 때, 상기 금속 라인 및 상기 베리어 메탈 하부에 형성된 층간 절연막이 함께 식각되는 것을 방지하기 위하여 감소되는 공정 마진에 의한 것이다. 상기 잔유 베리어 메탈(104a)은 금속 라인간의 브리지(bridge) 현상을 유발하며, 이에 따라 전류 누설 현상을 야기하여 수율을 저하시킨다. 또한 금속 라인의 상부 측면에 상기 잔유 베리어 메탈(104a)이 불균일한 형태로 잔존함으로써 상기 금속 라인의 저항이 증가하는 문제가 발생한다.However, in the metal line forming process according to the conventional method described above, when the uniformity of the interlayer insulating film is poor or the CMP process is not evenly progressed on the semiconductor substrate, and the deviation occurs severely between the planarization regions, the residual oil barrier by RF sputtering Even after applying the metal removal process, the barrier metal is not completely removed on the semiconductor substrate, and thus forms the residual oil barrier metal 104a as seen in the area A of FIG. 1. This phenomenon is due to a process margin that is reduced to prevent the metal line and the interlayer insulating layer formed under the barrier metal from being etched when the barrier metal is etched and removed in the dry etching process by RF sputtering. The residual barrier metal 104a causes a bridge phenomenon between the metal lines, thereby causing a current leakage phenomenon to lower the yield. In addition, the residual oil barrier metal 104a remains on an upper side of the metal line in a non-uniform form, thereby causing a problem of increasing resistance of the metal line.
본 발명은 반도체 메모리 장치의 금속 라인 형성 후에 반도체 기판상에 잔존하는 베리어 메탈을 제거함으로써 상기 잔유 베리어 메탈로 인하여 발생하는 상기 문제점들을 해소하고 금속 라인의 전기 저항을 감소시키는 새로운 반도체 메모리장치의 금속 라인 형성 방법을 제공하는 것을 목적으로 한다.The present invention eliminates the barrier metal remaining on the semiconductor substrate after forming the metal line of the semiconductor memory device, thereby eliminating the problems caused by the residual barrier metal and reducing the electrical resistance of the metal line. It is an object to provide a formation method.
도 1은 종래 방법에 따른 반도체 메모리 장치의 금속 라인 형성 공정의 문제점을 나타내는 단면도이다.1 is a cross-sectional view illustrating a problem of a metal line forming process of a semiconductor memory device according to a conventional method.
도 2a 내지 도 2f는 본 발명에 따른 반도체 장치의 금속 라인 형성 공정을 순차적으로 나타내는 단면도들이다.2A through 2F are cross-sectional views sequentially illustrating a metal line forming process of the semiconductor device according to the present invention.
*도면의 주요 부분에 대한 간단한 설명* Brief description of the main parts of the drawing
100, 300 : 반도체 기판 102, 302 : 층간 절연막100, 300: semiconductor substrate 102, 302: interlayer insulating film
304 : 금속 라인 홈 104, 306 : 베리어 메탈304: metal line groove 104, 306: barrier metal
104a, 306a : 잔유 베리어 메탈 308 : 금속막104a, 306a: Residual Barrier Metal 308: Metal Film
106, 310 : 금속 라인106, 310: Metal Line
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 금속 라인 형성 방법은, 금속 라인 홈이 형성된 층간 절연막을 포함하는 반도체 기판상에 베리어 메탈을 형성하는 단계; 상기 베리어 메탈을 포함하는 상기 금속 라인 홈을 채우도록 금속막을 형성하는 단계; 상기 반도체 기판상에 노출되는 금속막 및 베리어 메탈을 화학기계적 연마 방법을 사용하여 평탄화하는 단계와; 및 상기 반도체 기판상에 잔존하는 잔여 베리어 메탈을 에치백 공정을 사용하여 전면식각함으로써 제거하는 단계를 포함하여 이루어진다.According to another aspect of the present invention, there is provided a method of forming a metal line of a semiconductor device, the method including: forming a barrier metal on a semiconductor substrate including an interlayer insulating layer on which metal line grooves are formed; Forming a metal film to fill the metal line groove including the barrier metal; Planarizing the metal film and the barrier metal exposed on the semiconductor substrate using a chemical mechanical polishing method; And removing the remaining barrier metal remaining on the semiconductor substrate by etching the entire surface using an etch back process.
본 발명의 바람직한 실시예에서, 상기 베리어 메탈은 상기 금속막 및 상기 층간 절연막에 대하여 식각 선택비를 가지는 물질로 형성한다.In a preferred embodiment of the present invention, the barrier metal is formed of a material having an etch selectivity with respect to the metal film and the interlayer insulating film.
본 발명의 바람직한 실시예에서, 상기 베리어 메탈은 티타늄 나이트라이드(TiN)으로 형성한다. 그리고 상기 금속막 및 상기 층간 절연막은 상기 베리어 메탈과 식각 선택비를 가지는 텅스텐(W) 및 P-TEOS로 형성하는 것이 바람직하다.In a preferred embodiment of the present invention, the barrier metal is formed of titanium nitride (TiN). The metal layer and the interlayer insulating layer may be formed of tungsten (W) and P-TEOS having an etching selectivity with the barrier metal.
(실시예)(Example)
이하 도면을 참조하면서 본 발명에 따른 반도체 장치의 금속 라인 형성 방법을 상세히 살펴보기로 한다.Hereinafter, a method of forming a metal line of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명에 따른 반도체 장치의 금속 라인 형성 공정을 순차적으로 나타내는 단면도들이다.2A through 2F are cross-sectional views sequentially illustrating a metal line forming process of the semiconductor device according to the present invention.
도 2a를 참조하면, 트랜지스터(도면에 미도시) 등을 포함하는 반도체 기판(300)상에 층간 절연막(302)을 형성한다. 상기 반도체 기판(300)은 절연막, 도전막 등이 반복되어 형성되어 이루어지며, 트랜지스터 등의 반도체 소자들을 포함한다. 상기 트랜지스터의 형성 공정은 일반적으로 널리 알려진 통상의 방법에 의하여 이루어진다. 상기 층간 절연막(302)은 P-TEOS(Plasma TetraEthylOrtho Silicate) 계통의 산화막으로 이루어지며, 후속으로 형성되는 금속 라인의 두께를 고려하여 적어도 4500Å 이상의 두께로 형성하는 것이 바람직하다.Referring to FIG. 2A, an interlayer insulating film 302 is formed on a semiconductor substrate 300 including a transistor (not shown). The semiconductor substrate 300 is formed by repeatedly forming an insulating film, a conductive film, and the like, and includes semiconductor devices such as transistors. The process of forming the transistor is generally carried out by conventional methods which are well known. The interlayer insulating layer 302 is formed of an oxide film of P-TEOS (Plasma TetraEthylOrtho Silicate) type, and is preferably formed to have a thickness of at least 4500 kPa in consideration of the thickness of a metal line formed subsequently.
도 2b를 참조하면, 상기 층간 절연막(302)상에 PR(도면에 미도시)을 두껍게 도포하고 패터닝하여 PR 패턴(도면에 미도시)을 형성한다. 상기 PR 패턴을 식각 마스크로 하여 상기 층간 절연막(302)을 식각하여 금속 라인 홈(304)을 형성한다. 상기 금속 라인 홈(304)은 3500Å 내지 4500Å의 높이를 가지도록 형성한다.Referring to FIG. 2B, a PR pattern (not shown) is thickly coated and patterned on the interlayer insulating layer 302 to form a PR pattern (not shown). The interlayer insulating layer 302 is etched using the PR pattern as an etch mask to form metal line grooves 304. The metal line groove 304 is formed to have a height of 3500 kPa to 4500 kPa.
도 2c를 참조하면, 상기 금속 라인 홈(304)을 포함하는 상기 층간 절연막(302)상에 베리어 메탈(306)을 얇게 형성한다. 상기 베리어 메탈(306)은 후속으로 상기 금속 라인 홈(304) 내부에 형성되는 금속이 층간 절연막을 포함하는 반도체 기판 내부의 실리콘과 반응하여 콘택 저항이 높아지거나 접합 전류 누설 현상이 발생하는 것을 방지하는 작용을 한다. 상기 베리어 메탈(306)은 티타늄 나이트라이드(TiN)의 단일층 또는 티타늄/티타늄 나이트라이드(Ti/TiN)의 이중층으로 형성한다. 티타늄/티타늄 나이트라이드의 이중층으로 상기 베리어 메탈(306)을 형성하는 경우, 티타늄층은 약 900Å의 두께로 형성하며, 티타늄 나이트라이드층은 약 600Å의 두께로 형성한다. 상기 베리어 메탈(306)의 형성 후에, 옴성접촉(ohmic contact)을 형성하기 위하여 고온의 열처리를 진행하여 옴성 접촉층(ohmic contact layer)을 형성할 수도 있다.Referring to FIG. 2C, a barrier metal 306 is thinly formed on the interlayer insulating layer 302 including the metal line groove 304. The barrier metal 306 subsequently prevents a metal formed in the metal line groove 304 from reacting with silicon in a semiconductor substrate including an interlayer insulating layer to increase a contact resistance or to generate a junction current leakage phenomenon. It works. The barrier metal 306 is formed of a single layer of titanium nitride (TiN) or a double layer of titanium / titanium nitride (Ti / TiN). When the barrier metal 306 is formed of a double layer of titanium / titanium nitride, the titanium layer is formed to a thickness of about 900 kPa, and the titanium nitride layer is formed to a thickness of about 600 kPa. After the barrier metal 306 is formed, an ohmic contact layer may be formed by performing a high temperature heat treatment to form an ohmic contact.
도 2d를 참조하면, 상기 베리어 메탈(306)을 포함하는 금속 라인 홈(304)을 채우도록 금속막(308)을 형성한다. 상기 금속막(308)은 텅스텐(W)으로 이루어지며, WF6가스를 이용하여 화학 기상 증착(Chemical Vapor Deposition, CVD) 방법으로 형성한다. 이때 상기 금속막(308)은 약 4000Å의 두께를 가지도록 형성한다.Referring to FIG. 2D, the metal film 308 is formed to fill the metal line groove 304 including the barrier metal 306. The metal layer 308 is made of tungsten (W), and is formed by chemical vapor deposition (CVD) using WF 6 gas. In this case, the metal film 308 is formed to have a thickness of about 4000 kPa.
도 2e를 참조하면, 상기 층간 절연막(302)상에 노출되는 상기 금속막(308) 및 베리어 메탈(306)을 CMP 공정을 사용하여 평탄화하고 금속 라인(310)을 형성한다. 이때 상기 CMP 공정이 반도체 기판상에 고르게 진행되지 못하여 반도체 기판상의 특정 부위에서 평탄화가 덜 이루어지는 경우에, 도면에서 보는 바와 같이 금속 라인 사이의 반도체 기판상에 베리어 메탈이 잔존하게 된다. 이와 같은 잔유 베리어 메탈(306a)은 상술한 바와 같이 금속 라인간의 브리지 현상을 유발하거나, 금속 라인의 측부에서 금속 라인 저항을 증가시키는 작용을 하게 되므로 상기 잔유 베리어 메탈(306a)을 제거하기 위한 공정이 필요하다.Referring to FIG. 2E, the metal film 308 and the barrier metal 306 exposed on the interlayer insulating film 302 are planarized using a CMP process to form a metal line 310. In this case, when the CMP process is not evenly progressed on the semiconductor substrate and the planarization is performed at a specific portion on the semiconductor substrate, as shown in the drawing, the barrier metal remains on the semiconductor substrate between the metal lines. As described above, the residual barrier metal 306a causes a bridge phenomenon between the metal lines or increases the resistance of the metal line at the side of the metal line. Thus, a process for removing the residual barrier metal 306a is performed. need.
상기 잔유 베리어 메탈(306a)을 포함하는 반도체 기판 전면을 에치백 (etch back) 공정을 사용하여 전면 식각한다. 본 실시예에서 상기 에치백 공정은 염화붕소(BCl3) 가스, 40 sccm과 염소(Cl2) 가스, 85 sccm을 혼합한 공정가스를 사용하며, 공정 공간은 헬륨 가스로 9 torr.를 유지하여 약 22초간 진행한다.The entire surface of the semiconductor substrate including the residual oil barrier metal 306a is etched by using an etch back process. In the present embodiment, the etchback process uses a process gas in which boron chloride (BCl 3 ) gas, 40 sccm, chlorine (Cl 2 ) gas, and 85 sccm are mixed, and the process space is maintained at 9 torr. With helium gas. About 22 seconds.
상기 에치백 공정은 반도체 기판상에서 노출되는 금속막, 층간 절연막 및 베리어 메탈간의 식각 선택비를 이용하여 진행한다. 본 실시예에서 사용하는 상기 물질들은 각각 텅스텐, P-TEOS 및 Ti/TiN 이며, 일반적으로 이들 사이에는 상기 염화붕소 및 염소 가스로 이루어지는 공정 가스에 대하여 약 1:1:5의 식각 선택비를 가지는 것으로 알려져 있다. 다음 표 1은 이와 같은 사실을 보여주는 실험 데이터 표이다.The etch back process is performed by using an etching selectivity between the metal film, the interlayer insulating film, and the barrier metal exposed on the semiconductor substrate. The materials used in this embodiment are tungsten, P-TEOS and Ti / TiN, respectively, and generally have an etching selectivity of about 1: 1: 5 with respect to the process gas consisting of the boron chloride and chlorine gas. It is known. Table 1 below is a table of experimental data showing this fact.
[표 1]TABLE 1
Ti/TiN, P-TEOS 및 W의 식각율 및 식각 선택비 비교.Comparison of etching rate and etching selectivity of Ti / TiN, P-TEOS and W.
상기 표 1에서 볼 수 있듯이, 염화 붕소 가스(40 sccm)과 염소 가스(85 sccm)의 혼합 공정 가스에 대하여 Ti/TiN 막질은 6700 Å/min., W 막질은 1476 Å/min. 그리고 P-TEOS 막질은 1380 Å/min.의 평균 식각율을 가진다. 이에 따라 각 막질이 상대 막질에 대하여 가지는 식각 선택비가 얻어질 수 있으며, 이에 따르면 Ti/TiN, W 및 P-TEOS은 약 5:1:1의 식각 선택비를 가지는 것으로 판단된다. 또한 본 실시예에서, 효과적으로 상기 잔유 베리어 메탈을 제거하기 위한 공정시간인 22초동안 에치백 공정으로 제거되는 각 막질의 식각양은 Ti/TiN의 경우 2456Å, W의 경우 541Å, P-TEOS의 경우 505Å으로 얻어진다.As shown in Table 1, the Ti / TiN film quality was 6700 6 / min. And the W film quality was 1476 Å / min with respect to the mixed process gas of boron chloride gas (40 sccm) and chlorine gas (85 sccm). And P-TEOS film quality has an average etch rate of 1380 Å / min. Accordingly, an etching selectivity that each film has relative to the relative film quality can be obtained, and accordingly, Ti / TiN, W, and P-TEOS are determined to have an etching selectivity of about 5: 1: 1. In this embodiment, the etching amount of each film removed by the etch back process for 22 seconds, which is a process time for effectively removing the residual oil barrier metal, is 2456 ms for Ti / TiN, 541 ms for W and 505 ms for P-TEOS. Obtained.
도 2f를 참조하면, 상기 에치백 공정을 사용하여 상기 금속 라인(310) 사이의 상기 층간 절연막(302)상에 잔존하는 잔유 베리어 메탈(306a)을 제거한다. 이와 같이 상기 잔유 베리어 메탈(306a)이 제거되면, 잔유 베리어 메탈로 인하여 발생하는 금속 라인간의 브리지 현상을 방지할 수 있게 된다. 한편, 상기 에치백 공정은 상술한 각 물질들간의 식각 선택비를 이용하여 진행한다. 이때, 상기 표 1에서 살펴본 바와 같이 베리어 메탈은 염화붕소(BCl3) 가스 및 염소(Cl2) 가스의 혼합 가스를 공정 가스로 사용하는 에치백 공정에서 층간 절연막 및 금속 라인간에 대하여 높은 식각 선택비를 가지게 된다. 이에 따라 상기 베리어 메탈은 상대적으로 높은 식각율을 가지게 되고, 도면상의 B로 표시되는 금속 라인 양 측면의 베리어 메탈 상부가 금속 라인에 비하여 더욱 식각되어 작은 홈의 형태를 이루게 된다. 이를 통하여 금속 라인의 측면 상부에서 잔존하는 베리어 메탈로 인하여 금속 라인의 전기 저항이 높아지는 문제를 해소할 수 있게 된다. 실제로, 종래 방법에 따라 RF 스퍼터링 방법으로 잔유 베리어 메탈을 식각하는 경우에 금속 라인이 가지는 약 0.63 Ω/sq.의 저항값에 비하여, 본 발명의 실시예에 따라 에치백 공정을 사용하여 상기 잔유 베리어 메탈을 식각하는 경우에 금속 라인은 0.615 Ω/sq.의 상대적으로 낮은 저항값을 가지게 된다.Referring to FIG. 2F, the residual barrier metal 306a remaining on the interlayer insulating layer 302 between the metal lines 310 is removed using the etch back process. When the residual barrier metal 306a is removed as described above, it is possible to prevent the bridge phenomenon between the metal lines caused by the residual barrier metal. On the other hand, the etch back process is performed using the etching selectivity between the above-described materials. In this case, as shown in Table 1, the barrier metal has a high etching selectivity for the interlayer insulating film and the metal line in the etch back process using a mixed gas of boron chloride (BCl 3 ) gas and chlorine (Cl 2 ) gas as process gas. Will have Accordingly, the barrier metal has a relatively high etching rate, and the upper portion of the barrier metal on both sides of the metal line indicated by B on the drawing is more etched than the metal line to form a small groove. As a result, the barrier metal remaining on the upper side of the metal line may solve the problem of increasing the electrical resistance of the metal line. In fact, when the residual oil barrier metal is etched by the RF sputtering method according to the conventional method, the residual oil barrier is used by using an etch back process according to an embodiment of the present invention, compared to the resistance value of about 0.63 Ω / sq. In the case of etching the metal, the metal line has a relatively low resistance value of 0.615 mW / sq.
한편, 금속 라인 및 층간 절연막은 베리어 메탈에 대하여 유사한 식각비를 가지고 있으므로, 에치백 공정을 사용하여 잔유 베리어 메탈을 제거할 때, 층간 절연막이 과식각되는 문제점은 발생하지 않는다.On the other hand, since the metal line and the interlayer insulating film have similar etching ratios with respect to the barrier metal, there is no problem that the interlayer insulating film is overetched when the residual barrier metal is removed using an etch back process.
본 발명에 따르면, 반도체 메모리 장치의 워드 라인으로 사용하는 금속 라인 형성시, 금속 라인 형성 후에 반도체 기판상에 잔존하는 베리어 메탈을 식각 선택비를 이용한 에치백 공정을 사용하여 전면 식각함으로써 선택적으로 제거할 수 있게 된다. 이에 따라 잔유 베리어 메탈로 인하여 발생하는 금속 라인간의 브리지 현상 발생을 방지할 수 있으며, 잔유 베리어 메탈로 인한 금속 라인의 비저항 증가 및 전류 누설 현상 등의 불량을 억제하여 수율을 향상시키는 효과를 얻을 수 있다.According to the present invention, when forming a metal line used as a word line of a semiconductor memory device, the barrier metal remaining on the semiconductor substrate after metal line formation can be selectively removed by etching the entire surface using an etch back process using an etching selectivity. It becomes possible. Accordingly, it is possible to prevent the bridge phenomenon between the metal lines generated by the residual oil barrier metal, and to improve the yield by suppressing defects such as the increase in the specific resistance of the metal line due to the residual oil barrier metal and the current leakage phenomenon. .
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