KR20010084855A - 배선 구조, 이를 이용한 박막 트랜지스터 기판 및 그 제조방법 - Google Patents

배선 구조, 이를 이용한 박막 트랜지스터 기판 및 그 제조방법 Download PDF

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Abstract

기판 위에 게이트선과 게이트 전극, 게이트 패드를 포함하는 게이트 배선을 이중막으로 형성하고 게이트 절연막 및 반도체 패턴, 저항성 접촉층 패턴을 형성한다. 이어, 데이터선과 소스 및 드레인 전극, 데이터 패드를 포함하는 데이터 배선을 이중막으로 형성한다. 데이터 배선 위에 보호막을 증착하고 게이트 절연막과 함께 식각하여 드레인 전극과 게이트 패드, 데이터 패드의 이중막 중에서 상부막을 드러낸다. 이어, 상부막을 전면 식각하여 하부막을 드러내고 보호막과 게이트 절연막을 다시 식각하여 상부막의 일부를 드러낸다. 이어, ITO 또는 IZO와 같은 투명 도전 물질을 증착하고 패터닝하여 화소 전극 및 보조 게이트 패드, 보조 데이터 패드를 형성한다. 이와 같이, 접촉 구멍이 이중막의 하부막과 상부막을 모두 드러내도록 계단형으로 형성되어 있어 상부막이 알루미늄-네오디뮴막으로 이루어지더라도 접촉 구멍을 통해 드레인 전극 및 패드가 각각 화소 전극 및 보조 패드와 접촉했을 때 알루미늄-네오디뮴막의 부식이 줄어든다.

Description

배선 구조, 이를 이용한 박막 트랜지스터 기판 및 그 제조 방법{a structure of a wire and a thin film transistor array panel using of the wire and a manufacturing method thereof}
본 발명은 배선 구조, 이를 이용한 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 장치에 쓰이는 배선은 금속 따위로 이루어져 있으며 외부로부터의 신호를 전달하는 역할을 한다. 이러한 배선은 전달되는 신호의 지연 또는 왜곡을 최소화하기 위해 배선의 저항을 줄이는 것이 바람직한데, 알루미늄 또는알루미늄 합금과 같은 저저항의 물질을 사용하는 것이 좋다.
그런데, 이와 같이 알루미늄과 같은 저저항의 물질로 이루어진 배선이 외부에 노출되면 부식되기 쉽기 때문에 노출된 부분을 보완하기 위해 그 위에 도전막을 형성하는 것이 바람직하다. 이때, 도전막과 배선의 접촉 저항을 최소화하는 것이 요구된다.
한편, 액정 표시 장치는 전극이 형성되어 있는 두 장의 유기 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져 있으며, 두 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시켜 빛의 양을 조절하는 표시 장치이다.
이러한 액정 표시 장치의 한 기판에는 전극에 인가되는 전압을 스위칭하는 박막 트랜지스터를 가지는 것이 일반적이며, 이러한 박막 트랜지스터 기판에는 박막 트랜지스터 외에도 게이트선과 외부로부터 주사 신호를 인가받아 게이트선에 전달하는 게이트 패드 등을 포함하는 게이트 배선, 데이터선과 외부로부터 화상 신호를 인가받아 데이터선에 전달하는 데이터 패드 등을 포함하는 데이터 배선이 형성되어 있고, 박막 트랜지스터에 의해 제어되어 화상 신호를 인가받는 화소 전극이 형성되어 있다.
이러한 액정 표시 장치에서는 화면이 커질수록 배선이 길어지게 되고 배선을 통해 전달되는 신호의 지연이 발생한다. 이러한 경우에도 신호의 지연을 줄이기 위해서 배선의 저항을 줄이는 것이 바람직하며, 이를 위해 알루미늄막 또는 알루미늄 합금막을 사용한다.
그러나, 이때 패드를 보완하기 위해서 화소 전극과 동일한 층으로 패드를 덮는 보조 패드를 형성하는데, 화소 전극을 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와 같은 투명 도전막으로 형성할 경우 패드의 알루미늄이 ITO 막과 접촉하는 부분에서 산화 또는 부식되어 접촉 특성이 불량해지거나 IZO 막과의 접촉 저항이 커지는 문제점이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 알루미늄 합금막과 ITO 따위의 도전막의 접촉 특성을 개선하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 배치도이고,
도 2는 도 1에 도시한 박막 트랜지스터 기판을 Ⅱ-Ⅱ 선을 따라 잘라 도시한 단면도이고,
도 3a는 본 발명의 제1 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 기판을 도시한 단면도이고,
도 3b는 도 3a에서 Ⅲb-Ⅲb 선을 따라 잘라 도시한 단면도이고,
도 4a는 도 3a 다음 단계에서의 배치도이고,
도 4b는 도 4a에서 Ⅳb-Ⅳb 선을 따라 잘라 도시한 단면도이고,
도 5a는 도 4a 다음 단계에서의 배치도이고,
도 5b는 도 5a에서 Ⅴb-Ⅴb 선을 따라 잘라 도시한 단면도이고,
도 5c 내지 도 5f는 도 5b 다음 단계에서의 공정을 순서대로 도시한 단면도이고,
도 6a는 도 5f 다음 단계에서의 배치도이고,
도 6b는 도 6a에서 Ⅵb-Ⅵb 선을 따라 잘라 도시한 단면도이고,
도 7a 내지 도 7e는 도 5b 다음 단계에서의 공정을 다른 방법을 사용하여 순서에 따라 도시한 단면도이고,
도 8은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 배치도이고,
도 9는 도 8에서 Ⅸ-Ⅸ 선을 따라 잘라 도시한 단면도이고,
도 10a 내지 도 10d는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 그 공정 순서에 따라 도시한 단면도로서, 데이터 배선을 형성하기 위한 감광막 패턴을 형성한 이후의 공정을 도시한 것이고,
도 11은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 배치도이고,
도 12는 도 11에서 XⅡ-XⅡ 선을 따라 잘라 도시한 단면도이고,
도 13a 내지 도 13c는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 그 공정 순서에 따라 도시한 단면도로서, 데이터 배선을 형성하기 위한 감광막 패턴을 형성한 이후의 공정을 도시한 것이다.
이러한 과제를 달성하기 위하여 본 발명에서는 배선을 이중막으로 형성하고 이중막을 모두 드러내는 계단 모양의 측벽을 가지는 접촉 구멍을 형성한다.
본 발명에 따르면, 제1 도전층 위에 제1 도전층의 일부를 드러내는 제1 접촉 구멍을 가지고 있는 제2 도전층이 형성되어 있다. 제2 도전층 위에는 제1 접촉 구멍을 드러내며 제1 접촉 구멍보다 큰 제2 접촉 구멍을 가지고 있는 절연막이 형성되어 있다. 절연막 위에는 제1 및 제2 접촉 구멍을 통하여 제1 및 제2 도전층과 접하고 있는 제3 도전층이 형성되어 있다. 여기서, 제2 도전층은 알루미늄을 포함하며 제3 도전층은 ITO 및 IZO 중 어느 하나를 포함하는 것이 바람직하다.
본 발명에 따른 박막 트랜지스터 기판은 절연 기판을 포함하며, 기판 위에 게이트선과 이에 연결되어 있는 게이트 전극을 포함하는 게이트 배선이 형성되어 있다. 게이트 배선은 게이트 절연막으로 덮여 있고, 그 위에 반도체 패턴이 형성되어 있다. 반도체 패턴 및 게이트 절연막 위에는 데이터선과 이에 연결되어 있는소스 전극, 데이터선과 분리되어 있는 드레인 전극을 포함하는 데이터 배선이 형성되어 있다. 데이터 배선 위에는 드레인 전극을 드러내는 제1 접촉 구멍을 갖는 보호막이 형성되어 있고, 그 위에 제1 접촉 구멍을 통해 드레인 전극과 연결되어 있는 화소 전극이 형성되어 있다. 여기서, 드레인 전극은 제1 도전막과 그 위의 제2 도전막을 포함하는 이중막으로 이루어져 있다. 제2 도전막은 제1 도전막을 드러내는 제2 접촉 구멍을 가지고 있고 제1 접촉 구멍은 제2 접촉 구멍보다 크고 제2 도전막을 드러내며, 화소 전극은 제1 및 제2 접촉 구멍을 통하여 제1 및 제2 도전막 모두와 접하고 있다.
이러한 박막 트랜지스터 기판에서 화소 전극은 ITO 및 IZO 중 어느 하나를 포함하고 제2 도전막은 알루미늄을 포함하며, 제1 도전막은 크롬막으로 이루어질 수 있다.
한편, 게이트 배선은 게이트선에 연결되어 있는 게이트 패드를 더 포함하고, 데이터 배선은 데이터선에 연결되어 있는 데이터 패드를 더 포함하며, 보호막 및 게이트 절연막은 게이트 패드 및 데이터 패드를 각각 드러내는 제3 및 제4 접촉 구멍을 가지고 있다. 이러한 경우, 제3 및 제4 접촉 구멍을 통해 게이트 패드 및 데이터 패드와 각각 연결되며 화소 전극과 동일한 층으로 형성되어 있는 보조 게이트 패드 및 보조 데이터 패드를 더 포함할 수도 있으며, 이들은 제1 도전막과 그 위의 제2 도전막을 포함하는 이중막으로 이루어질 수 있다. 제2 도전막은 제1 도전막을 드러내는 제5 및 제6 접촉 구멍을 더 포함하며, 제3 및 제4 접촉 구멍은 각각 제5 및 제6 접촉 구멍보다 크고 제5 및 제6 접촉 구멍을 드러낸다. 이러한 보조 게이트 패드 및 보조 데이터 패드는 제3 내지 제6 접촉 구멍을 통해 제1 및 제2 도전막 모두와 접하고 있다. 여기서, 보조 게이트 패드 및 보조 데이터 패드는 ITO 및 IZO 중 어느 하나를 포함하며, 제2 도전막은 알루미늄을 포함하고 제1 도전막은 크롬막으로 이루어질 수 있다.
반도체 패턴과 데이터 배선 사이에 저항성 접촉층 패턴이 더 형성될 수도 있다. 이때, 저항성 접촉층 패턴과 반도체 패턴은 소스 전극과 드레인 전극 사이를 제외하고 모양이 동일하며, 데이터 배선과 저항성 접촉층 패턴은 드레인 전극 및 데이터 패드 부분을 제외하고 모양이 동일하다.
한편, 반도체 패턴은 데이터 배선 및 저항성 접촉층 패턴 밖으로 튀어나와 있을 수도 있다.
이러한 박막 트랜지스터 기판을 제조할 때 먼저, 기판 위에 게이트 배선을 형성하고 게이트 배선을 덮는 게이트 절연막을 증착한다. 게이트 절연막 위에 반도체 패턴을 형성하고 하부막 및 상부막을 포함하는 데이터 배선을 형성한다. 이어, 보호막을 증착하고 보호막 위에 감광막 패턴을 형성한다. 이어, 감광막 패턴을 마스크로 보호막을 식각하여 데이터 배선의 상부막을 드러내는 제1 접촉 구멍을 형성한다. 제1 접촉 구멍을 통해 드러난 데이터 배선의 상부막을 식각하여 제2 접촉 구멍을 형성하고 보호막을 식각하여 제1 접촉 구멍을 제2 접촉 구멍보다 넓힌다. 이어, 제1 및 제2 접촉 구멍을 통해 드레인 전극의 하부막 및 상부막과 연결되어 있는 화소 전극을 형성한다.
여기서, 보호막을 식각할 때는 산소 기체와 SF6기체를 사용하는 것이 바람직하다.
제1 접촉 구멍을 제2 접촉 구멍보다 넓히는 단계에서 감광막 패턴의 일부를 함께 식각하며 이때는 제1 접촉 구멍을 형성할 때보다 더 많은 산소 기체를 사용하는 것이 바람직하다. 한편, 상부막을 식각한 후 감광막 패턴을 애싱할 수도 있다.
감광막 패턴은 제1 두께를 갖는 제1 부분과 제1 두께보다 두꺼운 두께를 갖는 제2 부분, 제1 두께보다 얇은 제3 부분으로 이루어질 수도 있다. 이러한 감광막 패턴을 이용하여 보호막에 제1 및 제2 접촉 구멍을 형성할 때는 먼저, 감광막 패턴을 마스크로 보호막 및 상부막을 식각하여 하부막을 드러낸다. 이어, 제1 부분을 제거하여 보호막을 드러낸다. 이어, 보호막을 식각하여 상부막의 일부를 드러낸 후 감광막 패턴을 제거한다.
반도체 패턴 및 데이터 배선 사이에 저항성 접촉층 패턴을 더 형성할 수 있으며, 본 발명의 다른 실시예에 따르면 데이터 배선 및 저항성 접촉층 패턴, 반도체 패턴을 한 번의 사진 공정으로 형성할 수도 있다.
이러한 본 발명의 제조 방법에서는 접촉 구멍이 하부막과 상부막을 모두 드러내는 계단형으로 형성되어 있고 접촉 구멍을 통해 드레인 전극 및 게이트 패드, 데이터 패드가 각각 화소 전극 및 보조 게이트 패드, 보조 데이터 패드와 접촉했을 때 알루미늄을 포함하는 상부막의 부식이 줄어 접촉 특성이 개선될 수 있다.
그러면, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 박막 트랜지스터기판 및 그 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.
도 1 및 도 2를 참조하여 본 발명의 실시예에 따른 박막 트랜지스터 기판의 구조에 대하여 상세히 설명한다.
우선, 절연 기판(10) 위에 크롬(Cr)막(25)과 그 위의 알루미늄-네오디뮴(Al-Nd)막(26) 따위의 이중막으로 이루어진 게이트 배선(21, 22, 23)이 형성되어 있다. 게이트 배선은 가로 방향으로 뻗어 있는 게이트선(21), 게이트선(21)의 일부인 게이트 전극(22), 게이트선(21)에 연결되어 외부로부터 주사 신호를 인가받아 게이트선(21)으로 전달하는 게이트 패드(23)를 포함한다. 이때, 게이트 패드(23)의 알루미늄-네오디뮴막(26)의 일부는 제거되어 하부의 크롬막(25)을 드러내는 접촉 구멍(28)을 이루고 있다. 한편, 게이트 배선(21, 22, 23)은 크롬막 따위의 단일막으로 이루어질 수도 있다.
게이트 배선(21, 22, 23) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 형성되어 게이트 배선(21, 22, 23)을 덮고 있다.
게이트 절연막(30) 위에는 비정질규소 따위의 반도체로 이루어진 반도체 패턴(41)이 형성되어 있으며, 반도체 패턴(41) 위에는 n형 불순물이 도핑되어 있는 비정질규소 따위의 반도체로 이루어진 저항성 접촉층 패턴(52, 53)이 게이트 전극(22)을 중심으로 양쪽으로 분리되어 형성되어 있다.
저항성 접촉층 패턴(52, 53) 및 게이트 절연막(30) 위에는 크롬막(65)과 그위의 알루미늄-네오디뮴막(66) 따위의 이중막으로 이루어진 데이터 배선(61, 62, 63, 64)이 형성되어 있다. 이때, 크롬막(65)은 알루미늄-네오디뮴막(66)이 저항성 접촉층 패턴(52, 53)과 접촉되었을 때 알루미늄이 저항성 접촉층 패턴(52, 53)으로 확산되는 것을 방지하기 위한 것이다. 데이터 배선은 세로 방향으로 뻗어 있는 데이터선(61), 데이터선(61)의 일부인 소스 전극(62), 게이트 전극(22)을 중심으로 소스 전극(62)과 마주하는 드레인 전극(63), 데이터선(61)에 연결되어 외부로부터 화상 신호를 전달받는 데이터 패드(64)를 포함한다. 이때, 드레인 전극(63)과 데이터 패드(64)의 알루미늄-네오디뮴막(66)의 일부는 제거되어 각각 크롬막(65)을 드러내는 접촉 구멍(68, 69)을 이룬다.
데이터 배선(61, 62, 63, 64) 및 게이트 절연막(30) 위에는 보호막(70)이 형성되어 있다. 보호막(70)에는 접촉 구멍(68, 69)보다 더 크게 형성되어 드레인 전극(63)과 데이터 패드(64)의 크롬막(65)과 알루미늄-네오디뮴막(66)을 드러내는 접촉 구멍(72, 74)이 형성되어 있다. 또한, 보호막(70) 및 게이트 절연막(30)에는 접촉 구멍(28)보다 더 크게 형성되어 게이트 패드(23)의 크롬막(25)과 알루미늄-네오디뮴막(26)을 드러내는 접촉 구멍(73)이 형성되어 있다. 이때, 접촉 구멍(73, 72, 74)은 접촉 구멍(28, 68, 69)보다 크게 형성되어 계단 모양을 이루고 있다.
보호막(70) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극(도시하지 않음)과 함께 전기장을 형성하는 화소 전극(80)이 형성되어 있다. 화소 전극(80)은 ITO 또는 IZO 따위의 투명 도전 물질로 이루어져 있으며, 접촉 구멍(68, 72)을 통해 드레인 전극(63)과 연결되어 화상 신호를 인가받는다. 한편, 게이트패드(23)와 데이터 패드(64) 위에는 화소 전극(80)과 동일한 물질로 이루어져 있으며 접촉 구멍(28, 73)을 통해 연결되는 보조 게이트 패드(83)와 접촉 구멍(69, 74)을 통해 연결되는 보조 데이터 패드(84)가 각각 형성되어 있다.
이때, 화소 전극(80) 및 보조 게이트 패드(83), 보조 데이터 패드(84)는 접촉 구멍(68, 72, 28, 73, 69, 74)을 통해 크롬막(65, 25)과 알루미늄-네오디뮴막(66, 26)의 일부와 모두 접촉되어 있다.
이러한 구조에서는 ITO 또는 IZO와 접촉하는 부분에서 알루미늄-네오디뮴막(66, 26)의 부식이 줄어들었다. 또한, ITO 또는 IZO가 크롬막(65, 25) 및 알루미늄-네오디뮴막(66, 26)과 접촉했을 때의 접촉 저항은 105Ω 내지 107Ω이다. 한편, 알루미늄-네오디뮴막, 크롬막, 몰리브덴-텅스텐(MoW)막과 같은 단일막으로 배선을 형성했을 때 ITO 또는 IZO와의 접촉 저항은 각각 107Ω 내지 109Ω, 106Ω 내지 107Ω, 103Ω 내지 104Ω이다. 여기서, 이중막과 ITO 또는 IZO와의 접촉 저항을 단일막의 경우와 비교했을 때, 알루미늄-네오디뮴막인 경우보다 접촉 저항이 개선되었고 크롬막인 경우와 비슷한 접촉 저항값을 가지며 몰리브덴-텅스텐막보다는 높은 접촉 저항값을 갖는다.
여기서, 크롬막 대신 다른 도전막을 사용할 수 있으며 알루미늄-네오디뮴막 대신 알루미늄을 포함하는 도전막을 사용할 수도 있다.
그러면, 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법에대하여 도 3a 내지 도 6b, 앞서의 도 1 및 도 2를 참조하여 상세히 설명한다.
먼저, 도 3a 및 도 3b에서와 같이 기판(10) 위에 크롬막(25)과 알루미늄-네오디뮴막(26)을 스퍼터링 따위의 방법으로 각각 500Å과 2,000Å 내지 2,500Å의 두께로 차례로 증착하고 제1 사진 식각 공정으로 패터닝하여 게이트 배선(21, 22, 23)을 형성한다. 이때, 크롬막 따위의 단일막을 증착하고 패터닝하여 게이트 배선(21, 22, 23)을 형성할 수도 있다.
이어, 도 4a 및 도 4b에서와 같이 게이트 절연막(30)과 반도체층, 저항성 접촉층을 화학 기상 증착법 따위를 이용하여 각각 1,500Å 내지 5,000Å, 500Å 내지 1,500Å, 300Å 내지 600Å의 두께로 차례로 증착한 후, 상부의 두 층을 제2 사진 식각 공정으로 패터닝하여 반도체 패턴(41) 및 저항성 접촉층 패턴(51)을 형성한다.
이어, 도 5a 및 도 5b에서와 같이 크롬막(65)과 알루미늄-네오디뮴막(66)을 스퍼터링 따위의 방법으로 각각 500Å과 2,000Å 내지 2,500Å의 두께로 차례로 증착하고 제3 사진 식각 공정으로 패터닝하여 데이터 배선(61, 62, 63, 64)을 형성한다.
이어, 도 5c에서와 같이 질화규소를 화학 기상 증착법 따위를 이용하여 증착하거나 유기 절연 물질을 스핀 코팅하여 1,500Å 내지 4,000Å의 두께로 보호막(70)을 형성하고 그 위에 감광막을 도포한 후 제4 사진 공정으로 패터닝하여 드레인 전극(63) 및 게이트 패드(23), 데이터 패드(64) 위의 보호막(70)을 드러내는 감광막 패턴(90)을 형성한다.
이어, 도 5d에서와 같이 산소 기체(O2)와 SF6기체 등을 이용하여 감광막 패턴(90)을 마스크로 보호막(70)과 게이트 절연막(30)을 함께 식각하여 드레인 전극(63) 및 게이트 패드(23), 데이터 패드(64)의 알루미늄-네오디뮴막(66, 26)을 드러내는 접촉 구멍(72, 73, 74)을 형성한다.
이어, 도 5e에서와 같이 접촉 구멍(72, 73, 74)을 통해 드러난 알루미늄-네오디뮴막(66, 26)을 전면 식각한다. 이때, 알루미늄-네오디뮴막(66, 26)은 게이트 절연막(30) 및 보호막(70) 하부로 과도 식각된다. 한편, 게이트 배선(21, 22, 23)이 크롬막 따위의 단일막으로 이루어진 경우 알루미늄-네오디뮴막(66, 26)의 전면 식각 시에 크롬막은 식각되지 않는다.
이어, 도 5f에서와 같이 게이트 절연막(30)과 보호막(70)을 식각하여 접촉 구멍(72, 73, 74)을 넓힘으로써 알루미늄-네오디뮴막(26, 66)을 드러낸다. 이를 위하여 산소 기체를 도 5d의 과정에서 사용한 양보다 더 많이 사용하여 감광막(90)과 보호막(70) 및 게이트 절연막(30)을 함께 식각하거나, 감광막 패턴(90)을 먼저 애싱(ashing)하여 감광막 패턴(90)의 두께를 얇게 하거나 제거한 후 보호막(70)과 게이트 절연막(30)을 식각한다.
이어, 남아 있는 감광막 패턴(90)을 제거하여 도 6a 및 도 6b에서와 같은 계단 모양의 접촉 구멍(68, 72, 26, 73, 69, 74)을 완성한다.
이어, 앞의 도 1 및 도 2에서와 같이 ITO 또는 IZO 따위의 투명 도전 물질을 증착하고 제5 사진 식각 공정으로 패터닝하여 화소 전극(80) 및 보조 게이트패드(83), 보조 데이터 패드(84)를 형성한다.
한편, 도 5f의 단계에서 보호막(70)과 게이트 절연막(30)의 식각율이 저조할 수도 있는데, 이때는 위치에 따라 투과율이 다른 광마스크나 슬릿을 가지고 있는 광마스크를 써서 위치에 따라 두께가 다른 감광막 패턴을 형성하는 방법을 사용할 수 있다.
이에 대하여 도 7a 내지 도 7e를 참조하여 설명한다.
먼저, 도 7a에서와 같이 데이터 배선(61, 62, 63, 64) 및 게이트 절연막(30) 위에 보호막(70)을 증착한 후 앞서 언급한 광마스크를 사용하여 노광한 후 현상하여 도 7b에서와 같은 계단 모양의 감광막 패턴(102, 104)을 형성한다. 이때, 드레인 전극(63)과 게이트 패드(23), 데이터 패드(64) 상부(b)에는 감광막이 없이 보호막(70)이 드러나 있고, 드러난 보호막(70) 주변(c)에는 두께가 얇은 감광막 패턴(104)이 형성되어 있고 그 외의 부분(a)에는 두꺼운 감광막 패턴(102)이 형성되어 있다.
이어, 도 7c에서와 같이 감광막 패턴(102, 104)을 마스크로 하여 b 부분의 보호막(70)과 게이트 절연막(30)을 함께 식각한 후 이어 알루미늄-네오디뮴막(26, 66)을 식각하여 게이트 패드(23) 및 드레인 전극(63), 데이터 패드(64)의 크롬막(25, 65)을 드러낸다.
이어, 도 7d에서와 같이 c 부분의 감광막 패턴(104)을 제거하여 보호막(70)을 드러낸다. 이때, a 부분의 감광막 패턴(102)의 두께가 얇아질 수 있으나 그 하부의 보호막(70)이 드러나면 안된다.
이어, 도 7e에서와 같이 감광막 패턴(102)을 마스크로 하여 보호막(70)과 게이트 절연막(30)을 식각하여 게이트 패드(23) 및 드레인 전극(63), 데이터 패드(64)의 알루미늄-네오디뮴막(26, 66)을 드러낸다.
이어, 남아 있는 감광막 패턴(102)을 제거하면 도 6a 및 도 6b에서와 같은 계단형의 접촉 구멍(68, 72, 28, 73, 69, 74)이 형성되어 게이트 패드(23) 및 드레인 전극(63), 데이터 패드(64)의 크롬막(25, 65) 및 알루미늄-네오디뮴막(26, 66)이 드러난다.
이와 같이 제1 실시예에서는 박막 트랜지스터 기판을 다섯 번의 사진 식각 공정으로 제조하였지만 네 번의 사진 식각 공정으로 제조할 수도 있다. 이때는 데이터 배선(61, 62, 63, 64)과 그 하부의 저항성 접촉층 패턴(52, 53) 및 반도체 패턴(41)을 한 번의 사진 공정으로 형성하는 것이 바람직하다.
그러면, 네 번의 사진 식각 공정을 이용한 박막 트랜지스터 기판 및 그 제조 방법에 대하여 도 8 내지 도 10d를 참조하여 본 발명의 제2 실시예로 설명한다.
도 8은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 9는 도 8에서 Ⅸ-Ⅸ 선을 따라 잘라 도시한 단면도이고, 도 10a 내지 도 10d는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 그 공정 순서에 따라 도시한 단면도로서, 데이터 배선을 형성하기 위한 감광막 패턴을 형성한 이후의 공정을 도시한 것이다.
도 8 및 도 9에서 알 수 있는 바와 같이, 네 번의 사진 식각 공정으로 제조된 박막 트랜지스터 기판의 구조는 본 발명의 제1 실시예와 유사하다. 단, 데이터배선(61, 62, 63, 64)의 크롬막(65) 하부에 저항성 접촉층 패턴(52, 53)과 반도체 패턴(41)이 있으며, 저항성 접촉층 패턴(52, 53)의 모양은 크롬막(65)의 모양과 동일하다. 반도체 패턴(41)의 모양은 박막 트랜지스터의 채널부, 즉 소스 전극(62)과 드레인 전극(63) 사이를 제외하고는 저항성 접촉층 패턴(52, 53)의 모양과 동일하다.
그러면, 네 번의 사진 식각 공정을 이용한 박막 트랜지스터 기판의 제조 방법에 대하여 간략히 설명한다.
여기서, 제1 사진 식각 공정으로 패터닝하여 게이트 배선(21, 22, 23)을 형성한 후 게이트 절연막(30)을 형성하는 공정까지는 제1 실시예와 동일하다. 이어 도 10a에서와 같이 게이트 절연막(30) 위에 반도체층(40), 저항성 접촉층(50), 크롬막(65), 알루미늄-네오디뮴막(66)을 차례로 증착한다.
이어, 감광막을 도포하고 제2 사진 공정으로 위치에 따라 두께가 다른 감광막 패턴(112, 114)을 형성한다. 이때, 사용하는 마스크는 위치에 따라 빛의 투과율이 다른 광마스크나 노광기의 해상도보다 작은 슬릿 패턴을 포함한 광마스크이다. 감광막 패턴(112, 114) 중에서 소스 전극(62)과 드레인 전극(63) 사이(C)에 위치한 감광막 패턴(114)은 데이터 배선(61, 62, 63, 64)이 형성될 부분(A)에 위치한 감광막 패턴(112)보다 두께가 얇고, 그 외 기타 부분(B)의 감광막은 두께가 없거나 다른 부분보다 얇다.
이어, 도 10b에서와 같이 기타 부분(B)의 노출되어 있는 크롬막(65)과 알루미늄-네오디뮴막(66)을 제거하여 그 하부의 저항성 접촉층(50)을 노출시킨다. 이때, 기타 부분(B)에 얇은 감광막이 남아 있다면 도전체층(65, 66)을 제거하기 전에 이를 먼저 제거한다.
이어, 도 10c에서와 같이 기타 부분(B)의 노출된 저항성 접촉층(50) 및 그 하부의 반도체층(40)을 C 부분의 감광막 패턴(114)과 함께 식각한다. 이렇게 하면, C 부분을 제외하면 데이터 배선(61, 62, 63, 64)의 모양과 동일한 도전체층(65, 66)과 그 하부의 분리되지 않은 저항성 접촉층(50), 그 하부의 반도체층(40)이 형성된다. 이때, 기타 부분(B)의 저항성 접촉층(50) 및 반도체층(40)이 완전히 제거되어 그 하부의 게이트 절연막(30)이 드러날 수도 있지만, 반도체층(40)이 약간 남아 있을 수도 있다.
이어, 도 10d에서와 같이 소스 및 드레인 전극(62, 63) 사이의 크롬막(65)과 알루미늄-네오디뮴막(66), 그 하부의 저항성 접촉층(50)을 식각하여 분리하고 반도체층(40)을 드러낸다. 이때, 기타 부분(B)에 반도체층(40)이 남아 있다면 이를 먼저 제거한다. 이어, 남아 있는 감광막 패턴(112)을 제거하여 데이터 배선(61, 62, 63, 64)과 그 하부의 저항성 접촉층 패턴(52, 53), 반도체 패턴(41)을 완성한다.
이어, 앞서의 도 9에서와 같이 본 발명의 제1 실시예와 동일한 방법으로 보호막(70)을 증착하고 제3 사진 식각 공정으로 패터닝하여 계단형의 접촉 구멍(68, 72, 28, 73, 69, 74)을 형성한다. 이어, ITO 또는 IZO와 같은 투명 도전 물질을 증착한 후 제4 사진 식각 공정으로 패터닝하여 화소 전극(80) 및 보조 게이트 패드(83), 보조 데이터 패드(84)를 형성한다.
한편, 데이터 배선(61, 62, 63, 64)을 형성하기 위한 감광막 패턴의 리플로우를 이용하여 네 번의 사진 식각 공정으로 제조할 수도 있다. 이에 대하여 도 11 내지 도 13c를 참조하여 본 발명의 제3 실시예로 설명한다.
도 11은 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 12는 도 11에서 XⅡ-XⅡ 선을 따라 잘라 도시한 단면도이고, 도 13a 내지 도 13c는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 그 공정 순서에 따라 도시한 단면도로서, 데이터 배선을 형성하기 위한 감광막 패턴을 형성한 이후의 공정을 도시한 것이다.
도 11 내지 도 12에서와 같이, 네 번의 사진 식각 공정으로 제조된 박막 트랜지스터 기판의 구조는 본 발명의 제2 실시예와 유사하다. 반도체 패턴(41)은 박막 트랜지스터의 채널부, 즉 소스 전극(62)과 드레인 전극(63) 사이 부분을 제외하고는 저항성 접촉층 패턴(52, 53)의 모양과 동일하나, 저항성 접촉층 패턴(52, 53)의 밖으로 튀어나와 있다.
그러면, 감광막 패턴의 리플로우를 이용한 네 번의 사진 식각 공정으로 박막 트랜지스터 기판을 제조하는 방법에 대하여 간략히 설명한다.
여기서, 제1 사진 식각 공정으로 패터닝하여 게이트 배선(21, 22, 23)을 형성한 후 게이트 절연막(30)을 형성하는 공정까지는 제1 또는 제2 실시예와 동일하다. 이어, 도 13a에서와 같이 게이트 절연막(30) 위에 반도체층(40), 저항성 접촉층(50), 크롬막(65), 알루미늄-네오디뮴막(66)을 차례로 증착한다. 이어, 감광막을 도포한 후 제2 사진 공정으로 감광막 패턴(116)을 형성한다. 이어, 감광막 패턴(116)으로 가리지 않은 크롬막(65)과 알루미늄-네오디뮴막(66), 저항성접촉층(50)을 식각하여 데이터 배선(61, 62, 63, 64)과 그 하부의 저항성 접촉층 패턴(52, 53)을 형성하고 반도체층(40)을 드러낸다.
이어, 도 13b에서와 같이 감광막 패턴(116)을 리플로우하여 감광막 패턴(116)이 없는 부분으로 얇게 흘러내리도록 한다. 이렇게 하면, 소스 전극(62)과 드레인 전극(63) 사이의 반도체층(40)을 덮고 데이터 배선(61, 62, 63, 64)과 저항성 접촉층 패턴(52, 53)의 측면도 덮는 새로운 감광막 패턴(118)이 형성된다.
이어, 도 13c에서와 같이 감광막 패턴(118)을 마스크로 반도체층(40)을 식각하여 반도체 패턴(41)을 형성한 후 감광막 패턴(118)을 제거한다. 이때, 반도체 패턴(41)은 데이터 배선(61, 62, 63, 64) 및 저항성 접촉층 패턴(52, 53)의 밖으로 튀어나와 있다.
이어, 앞서의 도 12에서와 같이 본 발명의 제1 및 제2 실시예와 동일한 방법으로 보호막(70)을 증착하고 제3 사진 식각 공정으로 패터닝하여 계단형의 접촉 구멍(68, 72, 28, 73, 69, 74)을 형성한 후, ITO 또는 IZO와 같은 투명 도전 물질을 증착하고 제4 사진 식각 공정으로 패터닝하여 화소 전극(80) 및 보조 게이트 패드(83), 보조 데이터 패드(84)를 형성한다.
이때, 공정 순서를 바꾸어 감광막 패턴(116)을 마스크로 도전체층(65, 66)을 식각하여 데이터 배선(61, 62, 63, 64)을 형성한 후 감광막 패턴(116)을 리플로우할 수도 있다. 이때는 감광막 패턴(116)을 리플로우한 후 저항성 접촉층(50)과 반도체층(40)을 식각한다. 이어, 감광막 패턴(116)을 제거하고 데이터 배선(61, 62, 63, 64)으로 가리지 않은 저항성 접촉층(50)을 식각한다.
이와 같이 본 발명에서는 배선을 하부막과 알루미늄을 포함하는 상부막으로 이루어진 이중막으로 형성하고 그 위에 이중막과 모두 접촉하는 ITO 또는 IZO와 같은 투명 도전막을 형성하여 접촉 저항을 확보하는 동시에 상부막의 부식을 줄일 수 있다.

Claims (30)

  1. 제1 도전층,
    상기 제1 도전층 위에 형성되어 있으며 상기 제1 도전층의 일부를 드러내는 제1 접촉 구멍을 가지고 있는 제2 도전층,
    상기 제2 도전층을 덮고 있으며, 상기 제1 접촉 구멍을 드러내며 상기 제1 접촉 구멍보다 큰 제2 접촉 구멍을 가지고 있는 절연막,
    상기 제1 및 제2 접촉 구멍을 통하여 상기 제1 및 제2 도전층과 접하고 있는 제3 도전층
    을 포함하는 미세 전자 장치의 배선.
  2. 제1항에서,
    상기 제2 도전층은 알루미늄을 포함하며, 상기 제3 도전층은 ITO 및 IZO 중 어느 하나를 포함하는 미세 전자 장치의 배선.
  3. 절연 기판,
    상기 기판 위에 형성되어 있는 게이트선과 이에 연결되어 있는 게이트 전극을 포함하는 게이트 배선,
    상기 게이트 배선을 덮고 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있는 반도체 패턴,
    상기 반도체 패턴 및 상기 게이트 절연막 위에 형성되어 있는 데이터선과 이에 연결되어 있는 소스 전극, 상기 데이터선과 분리되어 있는 드레인 전극을 포함하는 데이터 배선,
    상기 데이터 배선 위에 형성되어 있으며, 상기 드레인 전극을 드러내는 제1 접촉 구멍을 갖는 보호막,
    상기 제1 접촉 구멍을 통해 상기 드레인 전극과 연결되어 있는 화소 전극
    를 포함하며,
    상기 드레인 전극은 제1 도전막과 그 위의 제2 도전막을 포함하는 이중막으로 이루어지며, 상기 제2 도전막은 상기 제1 도전막을 드러내는 제2 접촉 구멍을 가지고 있고 상기 제1 접촉 구멍은 상기 제2 접촉 구멍보다 크고 상기 제2 도전막을 드러내며, 상기 화소 전극은 상기 제1 및 제2 접촉 구멍을 통하여 상기 제1 및 제2 도전막 모두와 접하는 박막 트랜지스터 기판.
  4. 제3항에서,
    상기 화소 전극은 ITO 및 IZO 중 어느 하나를 포함하며 상기 제2 도전막은 알루미늄을 포함하는 박막 트랜지스터 기판.
  5. 제3항에서,
    상기 제1 도전막은 크롬막으로 이루어진 박막 트랜지스터 기판.
  6. 제3항에서,
    상기 게이트 배선은 상기 게이트선에 연결되어 있는 게이트 패드를 더 포함하고, 상기 데이터 배선은 상기 데이터선에 연결되어 있는 데이터 패드를 더 포함하며,
    상기 보호막 및 상기 게이트 절연막은 상기 게이트 패드 및 상기 데이터 패드를 각각 드러내는 제3 및 제4 접촉 구멍을 가지고 있으며,
    상기 제3 및 제4 접촉 구멍을 통해 상기 게이트 패드 및 상기 데이터 패드와 각각 연결되며 상기 화소 전극과 동일한 층으로 형성되어 있는 보조 게이트 패드 및 보조 데이터 패드
    를 더 포함하며,
    상기 게이트 패드 및 상기 데이터 패드는 상기 제1 도전막과 그 위의 제2 도전막을 포함하는 이중막으로 이루어진 박막 트랜지스터 기판.
  7. 제6항에서,
    상기 제2 도전막은 상기 제1 도전막을 드러내는 제5 및 제6 접촉 구멍을 더 포함하며,
    상기 제3 및 제4 접촉 구멍은 각각 상기 제5 및 제6 접촉 구멍보다 크고 상기 제5 및 제6 접촉 구멍을 드러내는 박막 트랜지스터 기판.
  8. 제6항에서,
    상기 보조 게이트 패드 및 상기 보조 데이터 패드는 상기 제3 내지 제6 접촉 구멍을 통해 상기 제1 및 제2 도전막 모두와 접하는 박막 트랜지스터 기판.
  9. 제6항에서,
    상기 보조 게이트 패드 및 상기 보조 데이터 패드는 ITO 및 IZO 중 어느 하나를 포함하며 상기 제2 도전막은 알루미늄을 포함하는 박막 트랜지스터 기판.
  10. 제6항에서,
    상기 제1 도전막은 크롬막으로 이루어진 박막 트랜지스터 기판.
  11. 제3항에서,
    상기 반도체 패턴과 상기 데이터 배선 사이에 형성되어 있는 저항성 접촉층 패턴을 더 포함하는 박막 트랜지스터 기판.
  12. 제11항에서,
    상기 저항성 접촉층 패턴과 상기 반도체 패턴은 상기 소스 전극과 상기 드레인 전극 사이를 제외하고 모양이 동일한 박막 트랜지스터 기판.
  13. 제11항에서,
    상기 데이터 배선과 상기 저항성 접촉층 패턴은 상기 드레인 전극 및 상기데이터 패드 부분을 제외하고 모양이 동일한 박막 트랜지스터 기판.
  14. 제11항에서,
    상기 반도체 패턴은 상기 데이터 배선 및 상기 저항성 접촉층 패턴 밖으로 튀어나와 있는 박막 트랜지스터 기판.
  15. 기판 위에 게이트 배선을 형성하는 단계,
    상기 게이트 배선을 덮는 게이트 절연막을 증착하는 단계,
    상기 게이트 절연막 위에 반도체 패턴을 형성하는 단계,
    하부막 및 상부막을 포함하는 데이터 배선을 형성하는 단계,
    보호막을 증착하는 단계,
    상기 보호막 위에 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 마스크로 상기 보호막을 식각하여 상기 데이터 배선의 상부막을 드러내는 제1 접촉 구멍을 형성하는 단계,
    상기 제1 접촉 구멍을 통해 드러난 상기 데이터 배선의 상부막을 식각하여 제2 접촉 구멍을 형성하는 단계,
    상기 보호막을 식각하여 상기 제1 접촉 구멍을 상기 제2 접촉 구멍보다 넓히는 단계,
    상기 제1 및 제2 접촉 구멍을 통해 상기 드레인 전극의 하부막 및 상부막과 연결되어 있는 화소 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터 기판의 제조 방법.
  16. 제15항에서,
    상기 보호막을 식각하는 단계에서 산소 기체와 SF6기체를 사용하는 박막 트랜지스터 기판의 제조 방법.
  17. 제15항에서,
    상기 제1 접촉 구멍을 상기 제2 접촉 구멍보다 넓히는 단계에서 상기 감광막 패턴의 일부를 함께 식각하는 박막 트랜지스터 기판의 제조 방법.
  18. 제17항에서,
    상기 제1 접촉 구멍을 상기 제2 접촉 구멍보다 넓히는 단계에서 상기 제1 접촉 구멍을 형성하는 단계보다 더 많은 산소 기체를 사용하는 박막 트랜지스터 기판의 제조 방법.
  19. 제15항에서,
    상기 상부막을 식각한 후 상기 감광막 패턴을 애싱하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  20. 제15항에서,
    상기 화소 전극은 ITO 및 IZO 중 어느 하나를 포함하며 상기 제2 도전막은 알루미늄을 포함하는 박막 트랜지스터 기판의 제조 방법.
  21. 제15항에서,
    상기 제1 도전막은 크롬막으로 이루어진 박막 트랜지스터 기판의 제조 방법.
  22. 제15항에서,
    상기 게이트 배선은 상기 게이트선에 연결되어 있는 게이트 패드를 더 포함하고, 상기 데이터 배선은 상기 데이터선에 연결되어 있는 데이터 패드를 더 포함하며,
    상기 보호막 및 상기 게이트 절연막은 상기 게이트 패드 및 상기 데이터 패드를 각각 드러내는 제3 및 제4 접촉 구멍을 가지고 있으며,
    상기 제3 및 제4 접촉 구멍을 통해 상기 게이트 패드 및 상기 데이터 패드와 각각 연결되며 상기 화소 전극과 동일한 층으로 형성되어 있는 보조 게이트 패드 및 보조 데이터 패드를 형성하는 단계를 더 포함하며,
    상기 게이트 패드 및 상기 데이터 패드는 상기 제1 도전막과 그 위의 제2 도전막을 포함하는 이중막으로 이루어진 박막 트랜지스터 기판의 제조 방법.
  23. 제22항에서,
    상기 제2 도전막에 상기 제1 도전막을 드러내며 상기 제3 및 제4 접촉 구멍보다 작은 제5 및 제6 접촉 구멍을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  24. 제22항에서,
    상기 보조 게이트 패드 및 상기 보조 데이터 패드는 상기 제3 내지 제6 접촉 구멍을 통해 상기 제1 및 제2 도전막 모두와 접하는 박막 트랜지스터 기판의 제조 방법.
  25. 제22항에서,
    상기 보조 게이트 패드와 상기 보조 데이터 패드는 ITO 및 IZO 중의 어느 하나로 이루어지며, 상기 제2 도전막은 알루미늄을 포함하는 박막 트랜지스터 기판의 제조 방법.
  26. 제22항에서,
    상기 제1 도전막은 크롬막으로 이루어진 박막 트랜지스터 기판의 제조 방법.
  27. 제15항에서,
    상기 감광막 패턴은 제1 두께를 갖는 제1 부분과 상기 제1 두께보다 두꺼운 두께를 갖는 제2 부분, 상기 제1 두께보다 얇은 제3 부분으로 이루어진 박막 트랜지스터 기판의 제조 방법.
  28. 제27항에서,
    상기 보호막에 제1 및 제2 접촉 구멍을 형성하는 단계는,
    상기 감광막 패턴을 마스크로 상기 보호막 및 상기 상부막을 식각하여 상기 하부막을 드러내는 단계,
    상기 제1 부분을 제거하여 상기 보호막을 드러내는 단계,
    상기 보호막을 식각하여 상기 상부막의 일부를 드러내는 단계,
    상기 감광막 패턴을 제거하는 단계
    를 포함하는 박막 트랜지스터 기판의 제조 방법.
  29. 제15항에서,
    상기 반도체 패턴 및 상기 데이터 배선 사이에 저항성 접촉층 패턴을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  30. 제29항에서,
    상기 데이터 배선 및 상기 저항성 접촉층 패턴, 상기 반도체 패턴을 한 번의 사진 공정으로 형성하는 박막 트랜지스터 기판의 제조 방법.
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