KR20010072779A - 전계 방출 디스플레이용 시스템 및 그 방법 - Google Patents

전계 방출 디스플레이용 시스템 및 그 방법 Download PDF

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Abstract

본 발명은 향상된 작동 수명을 가지는 전계 방출 디스플레이(700)에 관한 것이다. 하나의 실시예로서, 전계 방출 디스플레이(700)는 다수의 행 라인(230), 다수의 열 라인(250), 및 다수의 행 라인(230)과 다수의 열 라인(250)의 교차부에 배치된 다수의 전계 방출 소자(40)를 포함하는 것으로 구성되어 있다. 열 드라이버 회로(740)는 열 전압 신호를 다수의 열 라인(250)상에 구동하도록 연결되고; 행 드라이버 회로(720)는 다수의 행 라인(230)을 행 전압 신호로 활성화시키고 비활성화시키도록 연결된다. 본 발명에 따르면, 열 전압 신호와 행 전압 신호에 의해 전자 방출 소자가 간헐적으로 역방향 바이어스 될 때, 전계 방출 디스플레이의 작동 수명이 연장된다. 또다른 실시예로서, 행 드라이버 회로는 SLEEP 신호(770)에 호응한다. 행 드라이버 회로(720)는, SLEEP 신호(770)를 수신할 때, 전자 방출 소자를 역방향 바이어스 시키도록 행 라인(230)상에 휴식모드 전압을 구동한다.

Description

전계 방출 디스플레이용 시스템 및 그 방법{System and method for field emission displays}
표준 음극선관(CRT)과 같은 평판 패널 전계 방출 디스플레이(Flat Panel Emission Display: FED)는 형광 스크린의 화소(pixel)에 고 에너지 전자를 주사하여 빛을 생성한다. 그러면, 들뜬 형광물질(phosphor)이 전자 에너지를 가시광선으로 변형시킨다. 그러나, 래스터 패턴(raster pattern)의 형광 스크린을 주사하기 위하여 하나 또는 경우에 따라서는 세 개의 전자빔을 사용하는 통상의 CRT 디스플레이와는 달리, FED는 각 화소의 각각의 컬러 소자에 대해 정적 전자빔(stationary electron beam)을 사용한다. 이로 인하여, 통상적인 CRT의 스캐닝 전자빔에 요구되는 거리와 비교할 때, 전자 소스와 스크린까지의 거리가 매우 좁혀질 수 있게 된다. 더불어, FED의 진공관은 전형적인 CRT보다 훨씬 얇은 유리로 만들어질 수 있다. 또한, FED는 CRT보다 훨씬 적은 전력을 소비한다. 이러한 요소들로 인해, 랩탑 컴퓨터, 포켓 TV 및 휴대용 전자 게임기와 같은 휴대용 전자 제품에 FED는 이상적인 사양이다.
설명한 바와 같이, FED와 전형적인 CRT 디스플레이는 이미지를 주사하는 방식에서 다르다. 전형적인 CRT 디스플레이는 래스터 패턴으로 형광체 스크린을 가로질러 전자빔을 주사함으로써 이미지를 생성한다. 전자빔이 행(row)(수직) 방향으로 주사함에 따라, 그것의 강도는 행의 각각의 화소의 소망하는 광도에 따라 조절된다. 화소의 행을 주사한 후, 전자빔은 다음 행으로 건너가서 그 행의 소망하는 밝기로 조절된 강도로서 주사하게 된다. 마크 콘트라스트(marked contrast)에서, FED는 "매트릭스" 주소화 체계("matrix" addressing scheme)에 따라 이미지를 만들어낸다. FED의 각각의 전자빔은 디스플레이의 개개의 행과 열의 교차부(intersection)에서 형성된다. 행은 연속하여 업데이트된다. 모든 열(column)의 활성화(activating)와 함께 하나의 행 전극이 홀로 활성화되고, 각각의 열에 가해진 전압은 그러한 행과 열의 교차부에 형성된 전자빔의 강도를 결정한다. 그런 다음, 다음 행이 연속적으로 활성화되고 새로운 광도 정보가 각 열상에 다시 설정된다. 모든 행이 업데이트되었을 때, 새로운 플래임(frame)이 디스플레이된다.
이미지 주사 방법 이외에, FED와 전형적인 CRT 디스플레이 사이의 더욱 현저한 차이는, 전형적인 CRT 디스플레이가 "뜨거운" 음극을 가지고 전자를 방출하는 반면에, FED는 "차가운" 음극을 사용한다는 것이다. 예를 들어, 전형적인 CRT 디스플레이에서, 금속 조성체(metal composite)는 약 1200℃로 가열됨으로써 전자를 방출한다. 그러면, 이들 전자들은 강력한 빔으로 초점이 맞추어지고 형광 스크린쪽으로 가속화된다. 반대로, FED는 방출체-팁(emitter-tip)과 방출체-게이트(emitter-gate) 사이의 매우 좁은 틈을 가로질러 전압을 가하여 전자를 방출함으로써 고 전기장(electric field)을 생성한다. 전자를 방출하는데 열적 에너지를 사용할 필요가 없기 때문에, "차가운" 음극이 "뜨거운" 음극과 비교하여 매우 적은 전압을 소모하게 된다.
그러나, "차가운" 음극의 하나의 단점은 전자 방출체의 방출 효율이 통상 불안정하다는 것이다. 전자 방출체는 서너 시간의 계속적인 작동 후에 열화되어, 더욱 낮은 방출 전류와 희미한 이미지를 초래하게 된다. 몇몇 전자 방출체는 다른 것보다 빠르게 열화되어, 스크린 전반에 불균일한 휘도를 가진 이미지를 초래할 수도 있다. 본질적으로, 이들 가시적인 가공물은 양질의 평판 패널 디스플레이용으로 매우 바람직하지 않다.
따라서, 필요한 것은 FED의 작동 수명을 늘리는 시스템 및 방법인 것이다. 더욱 필요한 것은 전체 FED 스크린을 다시 디자인하지 않음으로써 비용 절감의 효과가 있는 상태에서 실행될 수 있는 FED의 작동 수명을 연장하는 시스템 및 방법이다.
본 발명은 평판 패널 디스플레이 스크린(flat panel display screen)에 관한 것이다. 더욱 구체적으로, 본 발명은 평판 패널 전계 방출 디스플레이(field emission display} 스크린의 분야에 관한 것이다. 본 명세서에는 평판 패널 전계 방출 디스플레이에서 방출계 수명(emitter life)을 향상시키는 시스템 및 방법이 개시되어 있다.
본 명세서의 일부를 구성하며 여기에 합체되어 있는 첨부 도면은 본 발명의 실시예를 설명하고 있고, 발명의 상세한 설명과 함께 본 발명의 원리를 설명하는 역할을 한다.
도 1은 행과 열 라인의 교차부에 위치하는 게이트 전계 방출체를 사용하는 평판 패널 FED 스크린의 일부의 단면 구조도이고;
도 2는 본 발명의 평판 패널 FED 스크린의 내부 부분의 평면도로서 디스플레이의 서너개의 교차 행과 열을 보여주고 있고;
도 3은 행과 열 드라이버와 수많은 교차 행과 열을 보여주는 본 발명에 따른평판 패널 FED 스크린의 평면도이고;
도 4A는 본 발명의 하나의 실시예에 따른 행을 턴-온(turn-on)하기 위한 전압인가 기술을 보여주고 있고;
도 4B는 본 발명의 하나의 실시예에 따른 행을 턴-오프(turn-off)하기 위한 전압인가 기술을 보여주고 있고;
도 5는 본 발명의 또다른 실시예에 따른 행을 턴-오프하기 위한 전압인가 기술을 보여주고 있고;
도 6은 평판 패널 FED 스크린의 광도를 자동적으로 정규화하기 위한 전류 센서와 피드백 회로를 사용하는 본 발명의 하나의 실시예에 따른 논리 블록 다이어그램을 보여주고 있고;
도 7은 행 드라이버와 열 드라이버가 SLEEP 신호를 수령하도록 구성된 본 발명의 또다른 실시예에 따른 논리 블록 다이어그램을 보여주고 있고;
도 8은 행 드라이버 회로에 기준 전압의 일차 세트와 기준 전압의 이차 세트를 선택적으로 제공하기 위한 제어기 회로를 가지고 있는 본 발명의 또다른 실시예에 따른 논리 블록 다이어그램을 보여주고 있고;
도 9A는 본 발명의 하나의 실시예에 따른 도 8의 제어기 회로의 일부분을 보여주고 있고;
도 9B는 본 발명의 하나의 실시예에 따른 도 8의 제어기 회로의 다른 부분을 보여주고 있고;
도 9C는 본 발명의 하나의 실시예에 따른 도 8의 제어기 회로의 또다른 부분을 보여주고 있다.
본 발명은 향상된 작동 수명을 가진 전계 방출 디스플레이를 제공한다. 본 발명의 하나의 실시예로서, FED는 다수의 행 라인(row line), 열 라인(columnline)과, 다수의 행 라인과 열 라인의 교차부에 배치된 다수의 전자 방출 소자(electron emissive element), 열 드라이버 회로(column driver circuit), 및 행 드라이버 회로(row driver circuit)를 포함하는 것으로 구성된다. 열 드라이버 회로는 다수의 열 라인 상에 열 전압 신호를 작동시키도록 연결되어 있고, 행 작동회로는 행 전압 신호로 다수의 행 라인을 활성 및 비활성시키도록 연결되어 있다. 특히, 본 발명에 따르면, FED의 작동 수명은 전자 방출 소자가 열 전압 신호와 행 전압 신호에 의해 간헐적으로 역방향 바이어스(reverse-bias) 되었을 때 실질적으로 연장된다.
본 발명의 하나의 실시예로서, 전자 방출 소자는 행 라인에 연결되어 있고 게이트 전극은 열 라인에 연결되어 있다. 이러한 실시예에 따르면, 행 드라이버 회로는 열-오프 전압(column-off voltage)보다 상대적으로 더 양 전압(positive voltage)에서 프리-셋(pre-set) 되는 행-오프 전압(row-off voltage)을 제공하여 행 라인을 비활성화시키도록 형성된다. 이러한 방법에서, 행 라인이 비활성화되고 열 라인이 행-오프 전압 아래로 구동되면, 행 라인과 열 라인 사이에 배치된 전자 방출 소자는 역방향 바이어스 된다. 반대로, "오프" 전압을 열 풀-온 전압(column full-on voltage) 이상으로 설정하여, 행 라인이 비활성화될 때에는 언제라도 전자 방출 소자가 역방향 바이어스 될 수도 있다.
본 발명의 또다른 실시예로서, 전자 방출 소자는 열 라인에 연결되고 게이트 전극은 행 라인에 연결된다. 이러한 실시예에서, 행 드라이버 회로는 양 행-온 전압(positive row-on voltage)을 제공하여 행 라인을 활성화시키고, 열 드라이버 회로에 의해 제공되는 열-오프 전압보다 상대적으로 덜 양인 행-오프 전압을 제공하여 행 라인을 비활성화시키도록 구성된다. 행 라인이 비활성화되고 열 라인이 행-오프 전압 이상으로 구동될 때, 전자 방출 소자의 역방향 바이어스가 이뤄진다. 반대로, 행-오프 전압을 열 풀-온 전압 이하로 설정하여, 행 라인이 비활성화될 때 전자 방출 소자가 역방향 바이어스 되도록 할 수도 있다.
본 발명의 또다른 실시예로서, 행 드라이버 회로와 열 드라이버 회로는 SLEEP 신호에 반응한다. SLEEP 신호를 수신하였을 때, 열 드라이버 회로는 열 라인상에 일차 휴식모드(sleep-mode) 전압을 구동한다. SLEEP 신호를 수신하였을 때, 행 드라이버 회로는 행 라인상에 이차 휴식모드 전압을 구동한다. 본 실시예에 따르면, 가해진 일차 및 이차 휴식모드 전압이 전자 방출 소자의 역방향 바이어스를 야기시킨다. 본 발명의 하나의 실시예에 따르면, 행 라인이 전자 방출 소자에 연결되어 있는 FED에 있어서, 이차 휴식모드 전압은 일차 휴식모드 전압보다 더 양성이다. 또다른 실시예로서, 열 라인이 전자 방출 소자에 연결되어 있는 FED에 있어서, 이차 휴식모드 전압은 일차 휴식모드 전압보다 덜 양성이다.
본 발명의 또다른 실시예에서, FED의 전자 부분 회로도(electronic circuitry)는 SLEEP 신호를 수신하기 위한 제어기 회로(controller circuit)를 더 포함할 수 있다. 이러한 실시예에 있어서, 제어기 회로는, SLEEP 신호가 가해지지 않았을 때 행 드라이버에 기준 전압의 일차 세트를 제공하고, SLEEP 신호가 가해졌을 때 행 드라이버에 기준 전압의 이차 세트를 제공하도록 구성된다. 그러면, 행 드라이버는 기준 전압의 상이한 세트에 호응하여 적절한 정규모드(normal-mode) 및휴식모드를 가지고 행 라인을 구동한다.
본 발명의 또다른 실시예에 따르면, FED는 방출 전류(emission current)를 측정하기 위한 회로 수단, 및 방출 전류와 기준 전류의 차이에 따른 행-오프 전압과 열-오프 전압의 전압 차이를 조절하기 위한 회로 수단을 포함할 수 있다. 이러한 방법에 있어서, 전자 방출 소자의 방출 효율은 피드백 메커니즘을 통해 균일한 수준으로 유지될 수도 있다.
본 발명의 실시예들은 상기의 것을 포함하고, 또한 전자 방출 소자가 몰리브덴 팁을 각각 가진 원추형(conical) 전자 방출 소자를 더 포함한다. 또한, 본 발명의 FED는 기준 전압의 일차 세트에 상응하는 외부 신호를, 행 드라이버 회로에 제공될 기준 전압의 이차 세트에 상응하는 신호로 변경하기 위한 옵토-아이솔레이션 회로(opto-isolation circuit)를 포함할 수도 있다.
본 발명의 실시예를 도면을 참조하여 상세히 설명한다. 본 발명을 실시예와 관련하여 설명하지만 본 발명이 이들 실시예로 한정되도록 해석되어서는 않된다. 반면에, 본 발명은 교체, 변형 및 등가의 것을 포함하며, 이들은 이하의 청구범위에 정의된 본 발명의 범주내에 포함될 수 있다. 더욱이, 하기 설명에서, 설명의 목적으로, 본 발명의 완전한 이해를 제공하기 위하여 많은 특정 내용들이 개시되어 있다. 그러나, 당업자가 본 개시 내용을 읽으면, 이들 특정한 설명이 없이도 본 발명을 실행할 수 있다는 것이 분명해질 것이다. 다른 예로서, 본 발명의 본질을 불명료하게 하는 것을 피하기 위하여 공지된 구조 및 장치가 상세히 기재하지는 않는다.
전계 방출 디스플레이의 방출체(emitter)를 설명한다. 도 1은 FED 평판 패널 디스플레이의 일부분인 다층구조(multi-layer structure: 75)를 설명하고 있다. 다층구조(75)는 기저판 구조(baseplate structure)로도 불리는 전계 방출 후면판(field-emission backplate structure: 45)과 전자-받게 전면판 구조(electron-receiving faceplate structure: 70)를 포함하고 있다. 이미지는 전면판 구조(70)에 의해 발생한다. 후면판 구조(45)는 공통적으로 전기적 절연 후면판(65), 방출체(또는 음극) 전극(60), 전기적 절연층(55), 패턴화된 게이트 전극(50), 및 절연층(55)내의 구멍에 위치한 원추형 전자-방출 소자(40)로 구성되어 있다. 전자 방출 소자(40)의 하나의 유형이 1997. 3. 4.자로 트위첼 등에게 허여된 미국특허 제5,608,283호에 개시되어 있고, 또다른 유형이 1997. 3. 4.자로 스핀츠 등에게 허여된 미국특허 제5,607,335호에 개시되어 있는바, 이들은 본 명세서에 참조로서 합체된다. 전자 방출 소자(40)의 팁은 게이트 전극(70)내의 대응하는 개구를 통해 노출되어 있다. 방출체 전극(60)과 전자 방출 소자(40)는 함께 FED 평판 패널 디스플레이의 도면 부분(75)의 음극을 구성한다. 전면판 구조(70)는 전기적 절연 전면판(15), 양극(20), 및 형광 코팅(25)으로 형성되어 있다. 소자(40)로부터 방출된 전자는 형광체 부분(30)에 의해 수령된다.
도 1의 양극(20)은 음극(60/40)에 대해 상대적으로 양 전압 상태로 유지된다. 양 전압은 구조(45 및 70) 사이의 100-200㎛ 공간에서 100-300V이지만, 더 큰 공간으로 구성된 다른 실시예에서는 킬로볼트(kV) 범위내에 있다. 양극(20)이 형광물질(25)과 접촉되어 있으므로, 양극 전압이 형광물질(25)에 또한 가압(impress_된다. 적당한 게이트 전압이 게이트 전극(50)에 가해지면, 다양한 값의 오프-노말 방출각 쎄타(off-normal emission angle theta: 42)에서 전자 방출 소자(40)로부터 전자가 방출된다. 방출된 전자는 도 1의 선(35)으로 나타낸 비선형(예를 들어, 포물선) 궤적을 따르고, 형광물질(25)의 타겟부(30)에 충격을 가한게 된다. 방출된 전자에 의한 형광물질 가격으로, 선택된 색상의 광이 생성되고 형광 휘점(phosphor spot)이 나타난다. 단일 형광 휘점은 수많은 방출체에 의해 밝혀질 수 있다.
형광물질(25)은, 형광물질(25)에 의해 생성되는 것과는 다른 색상의 광을 방출하는 다른 형광물질(도시하지 않음)을 포함하는 영상요소("화소": pixel)의 일부이다. 전형적으로, 하나의 화소는 3개의 형광 휘점, 즉, 붉은색 휘점, 초록색 휘점 및 푸른색 휘점을 포함한다. 또한, 형광물질(25)을 포함하는 화소는 FED 평판 패널 디스플레이에서 하나 또는 그 이상의 다른 화소(도시하지 않음)에 인접해 있다. FED 평판 패널 스크린의 화소는 열과 행을 포함하는 매트릭스 형으로 배열된다. 하나의 실시예에 있어서, 화소는, 동일한 행에 배열되어 있지만 세 개의 이격된 열을 가진 세 개의 형광 휘점들로 구성된다. 따라서, 단일 화소는 한 개의 행과 세 개의 이격된 열(붉은색 열, 초록색 열 및 푸른색 열)의 의해 특유하게 식별된다.
도 1의 타겟 형광부(30)의 크기는 FED 평판 패널 디스플레이(75)의 인가 전압 및 기하학적 구조와 삼차원 특성 등에 좌우된다. FED 평판 패널 디스플레이(75)에서 양극/형광 전압을 1,500 내지 10,000V로 증가시키려면, 후면판 구조(45)와 전면판 구조(70) 사이의 공간이 100-200㎛ 보다 커야한다. 도 1의 FED 평판 패널 디스플레이에 전자 집속 소자(electron focusing element: 예를 들어, 게이트 전계 방출 구조)가 부가되어 있지 않다면, 상호간 구조의 공간을 1,000 내지 10,000의 형광 전위에 요구되는 값으로 늘리는 것은 더 넓은 형광부(30)를 야기시킨다. 그러한 집속 소자는 FED 평판 패널 디스플레이(75)내에 포함될 수 있고, 그것이 1996. 6. 18.자로 스핀츠 등에 허여된 미국특허 제5,528,103호에 개시되어 있으며, 이는 본 발명에 참조로서 합체된다.
중요하게도, 타겟 형광부(30)의 광도는 음극(60/40)과 게이트(50)를 가로질러 인가된 전압 퍼텐셜(voltage potential)에 좌우된다는 것이다. 전압 퍼텐셜이 클수록 타겟 형광부(30)는 더 밝아진다. 둘째로, 타겟 형광부(30)의 광도는 전압이 음극(40/60)과 게이트(50)를 가로질러 인가된 시간의 량에 의해 좌우된다(예를 들어, 온-타임 윈도우: on-time window). 온-타임 윈도우가 클수록 타겟 형광부(30)는 더 밝아진다. 따라서, 본 발명에 있어서, FED 평판 패널 디스플레이(75)의 광도는 전압과, 음극(60/40) 및 게이트(50)를 가로질러 인가된 전압 및 시간(예를 들어, "온-타임")의 량에 의해 좌우된다.
도 2에서 보는 바와 같이, FED 평판 패널 디스플레이는 화소의 수평렬 행과 수직렬 열의 배열로 세분된다. 이러한 배열의 일부분(100)이 도 2에 도시되어 있다. 각 화소(125)의 경계가 점선으로 표시되어 있다. 이들 각각의 방출체 라인(230)이 도시되어 있다. 각각의 행 라인(230)은 배열에서 화소의 행들 중의 하나에 대한 행 전극이다. 하나의 실시예로서, 각각의 행 라인(230)은 전극과 관련되어 있는 특정 행의 각각의 방출체의 방출체 음극(60/40)(도 1)에 연결된다. 하나의 화소 행의 일부분이 도 2에 표시되어 있고 한쌍의 인접 공간벽(spacer wall: 135) 사이에 위치한다. 화소 행(pixel row)은 하나의 행 라인(230)을 따라 있는 모든 화소로 구성된다. 둘 또는 그 이상의 화소 행(거의 24-100 해소 행)은 각 쌍의 인접 공간벽(135) 사이에 일반적으로 위치한다. 화소의 각각의 행은 세 개의 열 라인(250)을 가지고 있다: (1) 붉은색에 대해 첫 번째, (2) 초록색에 대해 두 번째, 및 (3) 푸른색에 대해 세 번째. 또한, 각각의 화소 열은 총 세 개의 스트립(strip)인 형광 스트립들(붉은색, 초록색, 파란색) 중의 하나를 포함하고 있다. 본 실시예에서, 각각의 열 라인(250)은 관련된 열의 각 방출체 구조의 게이트(50)(도 1)에 연결되어 있다. 이러한 구조(100)는 1995. 12. 19.자로 컬틴등에게 허여된 미국특허 제5,477,105호에 개시되어 있는바, 그 내용은 참조로서 본 발명에 합체된다. 다른 FED 설계로서, 열 라인은 방출체 음극에 연결될 수 있고, 행 라인은 게이트 전극에 연결될 수도 있으며, 본 발명은 이들 FED 설계에 적용될 수 있는 것으로 이해되어야 한다.
붉은색, 초록색 및 파란색 형광 스트립(25)(도 1)은 방출체 음극(60/40)의 전압과 관련하여 1,500 내지 10,000V의 양 전압에서 유지된다. 대응 행 라인(230)과 열 라인(250)의 전압을 조절함으로써 전자 방출 소자(40)의 세트들 중의 하나가 적당히 들뜨게 되면, 그러한 세트에 있는 소자(40)는 상응하는 색상으로 형광물질의 타겟부(30)쪽으로 가속되는 전자를 방출한다. 그러면 들뜬 형광물질은 광을 발산한다. 스크린 프레임 리플레시 싸이클(screen frame refresh cycle: 하나의 실시예에서 거의 60Hz의 속도로 실행됨) 동안, 한번에 오직 하나의 행만이 활성화되고 열 라인은 가압되어 온-타임 기간에 화소의 하나의 행을 밝힌다. 이것은, 모든 화소 행들이 프레임을 디스플레이하도록 밝혀질 때까지, 시간에 맞춰 행에서 행으로 연속적으로 실행된다. 디스플레이 배열의 n개의 행을 가정할 때, 각 행은 16.7/n ms의 속도로 가압(energize) 된다. 상기 FED 구조는 1996. 7. 30.자로 두복 주니어 등에게 허여된 미국특허 제5,541,473호; 1996. 9. 24.자로 스핀츠 등에게 허여된 미국특허 제5,559,389호; 1996. 10. 15.자로 스핀츠 등에게 허여된 미국특허 제5,564,959호; 1996. 11. 26.자로 하벤 등에게 허여된 미국특허 제5,578,899호에 더욱 상세히 개시되어 있는바, 본 발명에서는 참조로서 이들 내용이 합체된다.
도 3은 본 발명에 따른 FED 평판 패널 디스플레이를 보여주고 있다. 도 2에 개시되어 있는 영역(100)은 도 3에도 도시되어 있다. FED 평판 패널 디스플레이(200)는 n개의 행 라인(수평)과 x개의 열 라인(수직)으로 구성되어 있다. 더욱 명료하게 하기 위하여, 행 라인을 "행"으로 칭하고, 열 라인을 "열"로 칭한다. 행 라인은 행 드라이버 회로(220a-220c)에 의해 구동된다. 행 그룹(230a, 230b 및 230c)은 도 3에 도시되어 있다. 각각의 행 그룹은 특정 행 드라이버 회로와 관련되어 있다; 세 개의 행 드라이버 회로는 220a-220c로 나타낸다. 본 발명의 하나의 실시예에서는 400개 이상의 행과 거의 5-10개의 행 드라이버 회로가 있다. 그러나, 본 발명은 기타 다른 수의 행을 가지고 있는 FED 평판 패널 표시 스크린에 동일하게 적용될 수 있는 것으로 이해된다. 열 그룹(250a, 250b, 250c 및 250d)이 또한 도 3에 도시되어 있다. 본 발명의 하나의 실시예에서는 1920개 이상의 열이 있다. 그러나, 본 발명은 기타 다른 수의 열을 가지고 있는 FED 평판 패널 표시 스크린에 동일하게 적용될 수 있는 것으로 이해된다.
행 드라이버 회로(220a-220c)는 FED 평판 패널 표시 스크린(200)의 주변을 따라 위치한다. 명료하게 하기 위하여, 도 3에는 오직 세 개의 행 드라이버 회로를 도시한다. 각각의 행 드라이버 회로(220a-220c)는 행 그룹을 구동하는 책임을 진다. 예를 들어, 행 드라이버 회로(220a)가 행(230a)을 구동하고, 행 드라이버 회로(220b)가 행(230b)을 구동하며, 행 드라이버 회로(220c)가 행(230c)을 구동한다. 개개의 행 드라이버 회로가 행 그룹을 구동하는 책임을 진다고 할지라도, 한번에 오직 하나의 행만이 전체 FED 평판 패널 표시 스크린(200)에 걸쳐 활성화된다. 따라서, 개개의 행 드라이버 회로는 한번에 많아야 하나의 행을 구동하고, 활성 행 라인이 리플래시 싸이클 동안에 그것의 그룹에 있지 않다면 비활성이다. 또한, 행이 비활성일 때, 상응하는 행 드라이버 회로는 행상에 "휴식(resting)" 또는 "행-오프" 전압을 제공한다. 전원 전압 라인(supply voltage line: 212)은 모든 행 드라이버 회로(220a-220c)에 병렬로 연결되고 행 드라이버 회로(220a-220c)에 행 구동 전압을 공급한다.
도 1 및 도 2에 개시되어 있는 실시예를 촉진하기 위하여, 행 라인(230)은 방출체 전극(60)에 연결되고, 열 라인(250)은 게이트 전극(50)에 연결된다. 따라서, 본 실시예에서 행 구동 전압은 극성면에서 음(negative)이다. 다른 실시예에서, 행 라인은 게이트 전극에 연결될 수 있고 열 라인은 방출체 전극에 연결될 수도 있다. 이러한 실시예에서 행 구동 전압은 극성면에서 양(positive)이다.
도 3에 개시되어 있는 실시예에서, 허용 신호(enable signal)가 허용 라인(enable line: 216) 상에 병렬로 각각의 행 드라이버 회로(220a-220c)에 또한 공급된다. 본 실시예에서, 허용 라인(216)이 로우(low)일 때에는, FED 스크린(200)의 모든 행 드라이버 회로(220a-220c)가 허용되지 않거나 그것의 오프 포텐셜로 스위칭되고 어느 행도 가압되지 않는다. 허용 라인(216)이 하이(high)이면, 행 드라이버 회로(220a-220c)가 허용된다.
도 3의 특정 실시예에서, 수평 클록 신호(horizontal clock signal)가 클록 라인(clock line: 214)상에 병렬로 각각의 행 드라이버(220a-220c)에 또한 제공된다. 새로운 행이 가압되는 각각의 시기에 수평 클록 신호 또는 동기신호(synchronization sign)가 펄스된다. 플래임의 n개의 행은 한번에 하나가 가압되어 데이터의 플래임을 형성한다. 본보적인 플래임 업데이트 속도를 60Hz라고 가정하면, 모든 행은 16.67 밀리세컨드(milliseconds)마다 한번씩 업데이트된다. 플래임 업데이트 당 n개의 행을 가정하면, 수평 클록 신호는 16.67/n 밀리세컨드마다 한번씩 펄스를 보낸다. 달리 말하면, 새로운 행은 16.67/n 밀리세컨드마다 가압된다. 만약 n이 400이라면, 수평 클록 신호는 41,67 마이크로세컨드마다 펄스를 보낸다.
FED(200)의 모든 행 드라이버 회로는 n 비트의 기억(storage)과 행 당 하나의 비트를 가진 하나의 큰 직렬 시프트 레지스터(serial shift register)를 실행하는 구조로 되어있다. 행 데이터는 행 드라이버(220a-220c)에 직렬로 연결되어 있는 행 데이터 라인(212)을 사용하여 이들 행 드라이버를 통해 이동된다. 연속적인 플래임 업데이트 모드 동안에, 행 드라이버내에서 n 비트들 중의 하나의 비트는 "0"을 포함하고 다른 하나는 "1"을 포함한다. 따라서, "1"이 모든 행을 통해 한번에 하나씩 최상단 행에서부터 최하단 행으로까지 연속적으로 전달된다. 주어진 수평 클록 신호 펄스시, "1"에 상응하는 행은 온-타임 윈도우를 위해 구동된다. 시프트 레지스터의 비트는 라인(214)에 의해 제공되는 수평 클록의 매 펄프마다 한번씩 행 드라이버(220a-220c)를 통해 전달된다. 비월 모드(interlace mode)에서, 홀수 행은 짝수 행에 뒤이어 연속적으로 업데이트된다. 따라서, 상이한 비트 패턴과 클록 구조가 사용된다.
전달된 "1"에 대응하는 행은 라인(214)상의 수평 클록 펄스에 호응하여 구동되게 된다. 행은 특정 "온-타임" 윈도우 동안에 온으로 유지된다. 이러한 온-타임 윈도우 동안에, 상응하는 행은 행-온 전압으로 구동된다. 하나의 실시예로서, 행-온 전압은 행-온 전압이 허용이라면 전압 전원 라인(212)상의 전압과 동일하다. "0"에 대응하는 행은 "오프" 상태로 남아있고, 이들 행은 행-오프 전압으로 구동된다. 특히, 본 발명의 하나의 실시예에 따르면, 행-오프 전압은 특정 레벨에서 프리-셋(pre-set) 되어, "오프" 행에 연결된 전자 방출 소자가 역방향 바이어스 된다. 행-오프 전압과 역방향 바이어스화 메커니즘은 하기에서 더욱 자세히 설명한다.
도 3에 도시되어 있는 바와 같이, 본 발명의 FED 평판 패널 디스플레이(200)안에는 화소당 3개의 열이 있다. 열 라인(250a)은 화소 중의 하나의 열을 제어하고, 열 라인(250b)은 화소 중의 또다른 열을 제어한다. 도 3은 또한 각각의 화소에 대한 그레이-스케일(gray-scale) 정보를 제어하는 열 드라이버(240)를 보여주고 있다. 열 드라이버(240)는 열 라인상에 증폭 변조 전압 신호(amplitude modulated voltage signal)를 구동한다. 행 드라이버 회로와 유사한 방식으로, 열 드라이버(240)는 열 라인의 그룹을 각각 구동하는 이격된 회로들로 분리될 수도 있다. 열 라인(250a-250e)상에 구동된 증폭 변조 전압 신호는 화소의 각 행을 위한 그레이-스케일 데이터를 나타낸다. 라인(214)상의 수평 클록 신호의 매 펄스마다 한번씩, 열 드라이버(240)는 그레이-스케일 데이터를 수신하여, FED 평판 패널 표시 스크린(200)의 화소 행의 모든 열 라인(250a-250e)을 독립적으로 제어한다. 따라서, 수평 클록당 오직 하나의 행이 가압되는 반면에, 모든 열(250a-250e)은 온-타임 윈도우 동안에 가압된다. 라인(214)상의 수평 클록 신호는 그레이-스케일 데이터의 화소 행의 열 드라이버(240)로의 로딩(loading)을 동기화한다. 열 드라이버(240)는 열 데이터 라인(205)상에 열 데이터를 수신하고, 열 드라이버(240)는 또한 공통적으로 열 전압 전원 라인(207)에 연결되어 있다.
상이한 전압들이 열 드라이버(240)에 의해 열 라인에 인가되어 상이한 그레이-스케일 색상을 실현한다. 작동시, 모든 열 라인은 (열 데이터 라인(205)상의) 그레이-스케일 데이터로 구동되고 동시에 하나의 행이 활성화된다. 이로 인해, 조명의 화소들의 행이 적당한 그레이-스케일 데이터를 가지도록 된다. 이러한 과정은 전체 플래임이 채워질 때까지 라인(214)의 수평 클록 신호의 펄스마다 한번씩 또다른 행에서 반복된다. 속도를 높이기 위하여, 하나의 행이 가압되는 동안에, 다음 화소 행용 그레이-스케일 데이터가 동시에 열 드라이버(240)로 동시에 로eld된다. 행 드라이버(220a-220c)와 같이, 열 드라이버는 온-타임 윈도우내에서 그들의 전압을 가한다. 또한, 행 드라이버(220a-220c)와 마찬가지로, 열 드라이버(240)는 양 전압으로 가압된다. 본 발명에 있어서, 열 전압은 열 풀-온 전압(column full-on voltage)과 열-오프 전압(column-off voltage) 사이로 변조된다.
본 발명에 따른 전계 방출 디스플레이의 전자 구동 체계
도 4A 및 도 4B는 본 발명의 하나의 실시예에 따른 도 3의 열 드라이버(220a-c)와 행 드라이버(240)의 전자적 구동 방법론(400)을 보여주고 있다. 본 실시예에서, 열 전압은 열 풀-온 전압(410)과 열 오프 전압(420) 사이로변조되어 색상 데이터를 디스플레이한다. 색상 강도는 구동된 상대 열 전압에 따라 변한다. 개시된 특정 실시예에서, 열 풀-온 전압(410)은 시스템 그라운드(GND)에 대해 상대적으로 양(예를 들어, +15V)이고, 반면에 열 오프 전압(420)은 GND상에 있다. 열 전압은, 신호 라인(205)상의 열 드라이버(240)에 공급되는 열 데이터에 따라 상기 특정 범위내에서 변조된다.
특히, 본 실시예에 있어서, 행 전압은 행 라인(230a-c)상에 구동된다. 도 4A에서, 행 라인(행i: Rowi)은 행 드라이버(220a-c)가 행-온 전압(430)을 행 라인상에 구동할 때 활성화된다. 도 4B에서, 행 라인(행i: Rowi)은 행 드라이버(220a-c)가 행 라인상에 행-오프 전압(440)을 구동할 때 비활성화된다. 본 실시예에서, 오직 하나의 행만이 어느 시기에 구동된다. 또한, 하나의 실시예에서, 행-온 전압(430)은 -25V로 음이고, 행-오프 전압(440)은 열 풀-온 전압(410)과 열-오프 전압(420)의 중간이다. 이러한 방식에서, 행 라인이 비활성화되고 열 전압이 행-오프 전압(440) 아래로 구동되면, 행 라인과 열 라인 사이에 배치된 전자 방출 소자(40)가 역방향 바이어스 된다. 이것은 모든 비활성화 행에서 마찬가지다. 본 발명에 따르면, 전자 방출 소자(40)를 간헐적으로 역방향 바이어스 시킴으로써, FED 작동 수명의 상당한 연장을 달성할 수 있는데, 이는 낮은 결합 에너지를 가진 방출체의 불순물 분자가 역방향 바이어스 동안에 탈리되기 때문이다.
도 5는 본 발명의 또다른의 실시예에 따른 도 3의 행 드라이버(220a-c)와 열 드라이버(240)를 위한 전자적 구동 방법론(500)을 보여주고 있다. 도 5에 개시되어 있는 본 실시예에서, 열 전압은 열 풀-온 전압(510)과 열-오프 전압(520) 사이로 변조된다. 보는 바와 같이, 열 풀-온 전압(510)은 GND에 대해 상대적으로 양(예를 들어, +15V)인 반면에, 열-오프 전압(520)은 GND상에 있다. 행 라인은 행-온 전압(예를 들어, -25V)이 행 라인상에 구동될 때 또한 활성화된다.
도 5에 도시되어 있는 본 발명에 따르면, 행-오프 전압(550)은 열 풀-온 전압(510)보다 더 양 전압이다. 본 실시예에서, 행-오프 전압(550)은 거의 +20V로 설정되는 반면에, 열-오프 전압은 +15V이다. 결과적으로, 열 라인이 비활성화될 때는 언제라도, 열 라인에 연결되어 있는 전자 방출 소자(40)는 역방향 바이어스된다. 본 발명에 따르면, 본 실시예의 전자적 체계(500)를 사용함으로써, 방출 전류가 시간을 초과하여 증가할 수도 있다. 따라서, 본 실시예는 방출체의 열화를 방지할 뿐만 아니라 FED 스크린의 광도(luminosity)를 향상시키는데에도 사용될 수 있다.
전자적 구동 방법론(400)과 (500)이, 방출체 음극(60/40)에 연결된 행 라인(230a-c)을 가지고 있고 게이트 전극(50)에 연결된 열 라인(250)을 가지고 있는, FED에 적용될 수 있음에 주목하는 것은 중요하다. 따라서, 설명한 바와 같이, 행 구동 전압은 극성면에서 음이고 열 구동 전압은 극성면에서 양이다. 그러나, 본 발명의 몇몇 다른 FED 설계에 있어서도, 행 라인이 게이트 전극에 연결될 수 있고 열 라인이 방출체 음극에 연결될 수도 있다. 이들 FED 설계에 있어서, 행 구동 전압은 극성면에서 양이고 열 구동 전압은 극성면에서 음이다. 본 발명은 이들 FED 설계에 또한 적용될 수 있는 것으로 이해되어야 한다. 예를 들어, 양 행 구동전압(positive row driving voltage)을 가진 FED에 있어서, 행-오프 전압은 전자 방출 소자가 역방향 바이어스 되도록 하기 위하여 열-오프 전압보다 더 음으로 설정될 수 있다는 것이, 본 개시내용을 읽은 본 발명의 당업자에게 자명하여야 한다.
본 발명의 하나의 실시예에서, FED 스크린(100)의 광도가 일정한 레벨로 유지되도록 행 드라이버(220a-c)의 행-오프 전압의 미세 동조를 위한 메커니즘을 제공하는 것이 바람직하다. 이것은 FED 스크린(100)의 콘트라스트 율의 열화를 방지하는 몇몇 경우에 행해진다. 따라서, 본 발명에 따르면, FED 스크린(100)의 광도를 정규화(normalizing)하는 회로를 제공한다. 도 6은 평판 패널 FED 스크린의 광도를 자동적으로 정규화하기 위한 피드백 메커니즘을 가지고 있는 본 발명의 논리 블록 다이어그램(600)을 보여준다. 도 6에서 보는 바와 같이, FED 스크린(100)은 열 드라이버(240)와 행 드라이버(220a-c)에 연결되어 있어서, 열 라인(250)과 행 라인(230a-c)을 경유하여 각각 열 전압 신호와 행 전압 신호를 수신한다.
특히, FED 스크린(100)의 양극(70: 도 1)은 라인(605)을 경유하여 전류 센서 및 행-오프 전압 조정 부분 회로도(current sensor and row-off voltage adjustment circuitry: 610)에 전기적으로 연결되어 있다. 부분 회로도(610)는 FED 스크린(100)의 방출 전류를 모니터링하고 방출 전류를 기준값과 비교하도록 구성되어 있다. 그러면, 방출 전류와 기준 전류의 차이는 FED 스크린(100)의 광도를 정규화하는 "감쇄"(attenuation) 요소로서 사용될 수 있다. 개시한 바와 같은 특정 실시예에서, 감쇄 요소는 신호 라인(630)을 통해 행 드라이버(220a-c)로 전송된다.
이러한 방식에서, 전자 방출 소자의 역방향 바이어스가 방출체 열화의 효과를 과보상한다면, 행-오프 전압과 열-오프 전압의 퍼텐셜 차이가 줄어들 수도 있다. 예를 들어, 행-오프 전압이 8.5V에서 프리-셋 되고 방출 전류가 기준값보다 더 높다면, 부분 회로도(610)는 행-오프 전압을 더 낮은 값(예를 들어, +8V)으로 줄이도록 행 드라이버(220a-c)를 조정할 수도 있다. 유사하게, 역방향 바이어스가 방출체 열화를 충분히 줄이지 못한다면, 행-오프 전압과 열-오프 전압의 퍼텐셜 차이는 증가될 수도 있다. 예를 들어, 행-오프 전압이 +7.5V에서 프리-셋 되고 방출 전류가 기준값보다 더 낮다면, 부분 회로도(610)는 행-오프 전압을 +8V로 증가시키도록 행 드라이버(220a-c)를 조정할 수도 있다.
전류를 측정하고 비교하는 회로는 당분야에 공지되어 있다. 더욱이, 본 발명의 당업자가 본 개시내용을 읽는다면, 변형 행-오프 전압이 감쇄 요소에 따라 조정될 수 있도록 표준 행 드라이버에 대한 변형을 행해질 수 있다는 것이 분명해질 것이다. 따라서, 이들 회로에 대한 자세한 설명은 본 발명의 본질을 흐리게 하는 것을 방지하기 위하여 기재하지 않는다.
휴식모드 동안에 전자 방출 소자를 역방향 바이어스시켜 FED의 작동 수명을 연장
도 7은 본 발명의 또다른 실시예에 따른 FED의 논리 블록 다이어그램(700)을 보여주고 있다. 본 실시예에서, 행 드라이버(720a-c)는 제어 라인(770)을 경유하여 SLEEP 신호를 수신하도록 구성되어 있고, 열 드라이버(740)는 제어 라인(772)을 경유하여 SLEEP 신호를 수신하도록 구성되어 있다. 또한, 행 드라이버(720a-c)와열 드라이버(740)는 SLEEP 신호에 호응하여 행 라인(250a-c)상에 행 휴식모드 전압을 구동하고 열 라인(250)상에 열 휴식모드 전압을 구동하도록 구성되어 있다. 특히, 행 휴식모드 전압과 열 휴식모드 전압이 행 라인(230a-c)과 열 라인(250)상에 구동될 때, 행 라인(230a-c)과 열 라인(250) 사이에 배치된 전자 방출 소자(40)는 역방향 바이어스 된다. 이러한 방식에서, FED 스크린(100)의 작동 수명은 실질적으로 연장된다.
본 발명의 하나의 실시예에 따르면, 행 구동 전압이 극성면에서 음인 FED에 있어서, 행 휴식모드 전압은 열 휴식모드 전압보다 더 양이다. 또다른 실시예로서, 행 구동 전압이 극성면에서 양인 FED에 있어서, 행 휴식모드 전압은 열 휴식모드 전압보다 덜 양이다. 예를 들어, 행 라인(230)이 전자 방출 소자(40)에 연결되어 있는 FED에 있어서, 열 휴식모드 전압은 GND 상에 있는 반면에, 행 휴식모드 전압은 +20V일 수 있다. 전자 방출 소자(40)가 휴식모드 동안에 역방향 바이어스 되는 한, 기타 많은 다른 전압 체계가 적용될 수도 있다고 이해되어야 한다.
도 8은 본 발명에 따른 또다른 실시예를 보여주고 있다. 보는 바와 같이, FED(800)은 SLEEP 신호 라인(871)을 경유하여 SLEEP 신호를 수신하는 제어기 회로(controller circuit: 870)로 구성되어 있다. 또한, 제어기 회로(870)는 신호 라인(872)을 통해 일차 세트 기준 전압을, 신호 라인(874)을 통해 이차 세트 기준 전압을, 그리고 신호 라인(876)을 통해 FED 데이터 및 제어 신호(예를 들어, 행 데이터, CLK, FLM, ENABLE 등)를 수신하도록 구성되어 있다. 특히, 제어기 회로(870)는 SLEEP 신호가 가해지지 않았을 때 일차 세트 기준 전압을 행드라이버(820a-c)에 제공하고, FED(800)이 휴식모드일 때 이차 세트 기준 전압을 행 드라이버(820a-c)에 제공한다. 본 실시예의 잇점은, 기준 전압을 행 드라이버(820a-c)로 변조하는 제어기 회로(870)를 사용함으로써, 통상적인 행 드라이버가 실질적인 변형없이 사용될 수 있다는 것이다.
작동시, SLEEP 신호가 가해지지 않을 때, 제어기 회로(870)는 양 기준 전압, 음 기준 전압, 및 그라운드 기준 전압을 행 드라이버(820a-c)에 제공한다. 예를 들어, +12V의 양 기준 전압, -12V의 음 기준 전압, 및 0V의 그라운드 기준 전압이 행 드라이버(820a-c)에 제공될 수 있다. 이들 전압에 호응하여 행 드라이버(820a-c)는 행 라인(230a-c)을 구동하기 위한 정규 작동 행 전압을 발생시킨다. 그러나, SLEEP 신호가 가해졌을 때, 제어기 회로(870)는 이차 세트 기준 전압을 행 드라이버(820a-c)에 제공한다. 예를 들어, +24V의 양 기준 전압, 0V의 음 기준 전압, 및 +12V의 그라운드 기준 전압이 행 드라이버(820a-c)에 제공될 수 있다. 행 드라이버(820a-c)는 이차 세트 기준 전압에 호응하여 전자 방출체를 역방향 바이어스하기 위한 행 휴식모드 전압을 발생시킨다. 이러한 방식에서, 행 드라이버(820a-c)는 통상적인 FED 행 드라이버를 가지고 실행될 수도 있다. 하기 표 1은 본 발명의 하나의 실시예에 따른 행 드라이버(820a-c)를 위한 두 개의 예시적인 기준 전압 세트를 정리하여 보여주고 있다.
기준 전압 정규 작동 휴식모드
양 기준 전압 +5V +VCOL
음 기준 전압 -VR GND
그라운드 전압 GND VPLUS
표 1에서, -VR은 FED 행 드라이버용 기준 전압으로서 통상적인 FED의 회로 성분에 의해 통상적으로 제공된 음 기준 전압에 상응한다. 반면에, +VCOL은 FED 열 드라이버용 양 기준 전압으로서 통상적인 FED의 회로 성분에 의해 통상적으로 제공되는 양 기준 전압에 상응한다. GND는 FED용 시스템 그라운드 기준을 나타내고, VPLUS는 GND와 +VCOL사이의 임의적인 양 전압이다. 표 1에 정리되어 있는 기준 전압들은 예시적인 것이고 다른 기준 전압들이 실질적으로 동등한 기능을 실행하기 위하여 사용될 수도 있는 것으로 이해되어야 한다.
본 실시예에 따르면, 제어기 회로(870)는, 행 데이터, FLM(일차 라인 마커), CLK(기준 클록) 등과 같은 FED 데이터 및 제어 신호를, 정규 작동 및 휴식모드 모두에서 행 드라이버(820a-c)에 의해 읽혀질 수 있는 신호로 변경하는 옵토-아이솔레이션 부분 회로도(opto-isolation circuitry)를 포함할 수도 있다. 개시한 바와 같은 특정 실시예에서, 제어기 회로(870)는 FED 데이터 제어 신호를 신호 라인(876)을 통해 수신하고, 변경된 FED 데이터와 제어 신호를 신호 라인(886)을 통해 행 드라이버(820a-c)로 전송한다. 이러한 방식에서, 행 드라이버(820a-c)의 기준 전압이 시프트될 때조차, 다른 시스템 성분들에 의해 발생된 신호는 행 드라이버(820a-c)로 전송될 수도 있다. 옵토-아이솔레이션 회로는 당업계에 공지되어 있다. 따라서, 옵토-아이솔레이션 부분 회로도(880)의 특히 구체적인 내용은 본 발명의 본질이 불명료해지는 것을 피하기 위하여 본 명세서에 기재하지 않는다.
도 9A는 도 8의 제어기 회로(870)의 부분 회로도(910)를 보여주고 있다. 보는 바와 같이, 부분 회로도(910)는 SLEEP 신호를 수신하도록 연결된 일차 단부(end), 및 PNP 트랜지스터(912)의 베이스에 연결된 이차 단부를 가지고 있는 레지스터(911)를 포함한다. 트랜지스터(912)의 이미터는 시스템 그라운드(GND)에 연결되고, 트랜지스터(912)의 컬렉터는 레지스터(913)의 일차 단부에 연결된다. 레지스터(913)의 이차 단부는 PNP 트랜지스터(915)의 베이스와 레지스터(914)의 일차 단부에 연결된다. 레지스터(914)의 이차 단부는 트랜지스터(915)의 컬렉터에 연결되고, 또한 열 드라이버(240)의 양 전압(+VCOL)에 연결된다. 트랜지스터(915)의 이미터는 다이오드(916)의 양극에 연결된다. 다이오드(916)의 음극은 다이오드(917)의 음극과, 행 드라이버(820a-c)의 양 기준 전압 입력(input)에 연결하기 위한 출력(output: 918)에 연결된다. 다이오드(917)의 양극은 양 전압(+5V)에 연결된다.
작동시, 부분 회로도(910)는 SLEEP 모드의 상태에 따라 +5V로부터 +VCOL로의 출력(918)을 스위칭한다. 특히, SLEEP 신호가 가해지지 않았을 때(또는 _SLEEP가 가해졌을 때), 출력(918)은 +5V의 전압을 행 드라이버(820a-c)의 양 기준 전압 입력에 제공한다. 그러나, SLEEP 신호가 가해졌을 때(또는 _SLEEP가 가해지지 않았을 때), 출력(918)은 +VCOL전압(예를 들어, +20V)을 행 드라이버(820a-c)의 양 기준 전압 입력에 제공한다. 부분 회로도(910)는 목적을 단지 설명하기 위한 기재일 뿐, 본 발명의 당업자면 본 개시내용을 읽고, 실질적으로 동등한 기능을 수행할 수 있는 기타 다른 회로를 가진 본 발명을 실시할 수 있을 것으로 이해되어야 한다.
도 9B는 도 8의 제어기 회로(870)의 부분 회로도(920)를 보여주고 있다. 보는 바와 같이, 부분 회로도(920)는 SLEEP 신호를 수신하도록 연결된 일차 단부와, PNP 트랜지스터(922)의 베이스에 연결된 이차 단부를 가지고 있는 레지스터(921)를 포함한다. PNP 트랜지스터(922)는 시스템 그라운드(GND)에 연결된 이미터, 및 레지스터(923)의 일차 단부에 연결된 콜렉터를 포함하고 있다. 레지스터(923)의 이차 단부는 레지스터(924)의 일차 단부와 NPN 트랜지스터(925)의 베이스에 연결되어 있다. 트랜지스터(925)의 이미터는 레지스터(924)의 이차 단부와 음 기준 전압(-VR)에 연결되어 있는데, 이것은 FED의 시스템 성분들에 의해 제공된다. 트랜지스터(924)의 콜렉터는 레지스터(926)의 일차 단부에 연결되어 있다. 레지스터(926)의 이차 단부는 레지스터(927)의 일차 단부와 PNP 트랜지스터(928)의 베이스에 연결된다. 트랜지스터(928)의 이미터는 레지스터(927)의 이차 단부에 연결되고, 트랜지스터(928)의 콜렉터는 다이오드(929)의 양극과, 행 드라이버(820a-c)의 음 기준 전압 입력으로의 결합을 위한 출력(930)에 연결된다. 다이오드(929)의 음극은 시스템 그라운드(GND)에 연결된다.
작동시, 부분 회로도(920)는 SLEEP 신호의 상태에 따라 시스템 그라운드(GND)로부터 -VR로의 출력(930)을 스위칭한다. 특히, SLEEP 신호가 가해지지 않았을 때(또는 _SLEEP이 가해졌을 때), 출력(930)은 -VR의 전압을 행 드라이버(820a-c)의 음 기준 전압 입력에 제공한다. 그러나, SLEEP 신호가 가해졌을 때(또는 _SLEEP가 가해지지 않았을 때), 출력(930)은 0V의 전압(예를 들어, GND)을 행드라이버(820a-c)의 음 기준 전압 입력에 제공한다. 부분 회로도(920)는 단지 설명 목적으로 기재된 것일 뿐, 본 발명의 당업자라면 본 개시내용을 읽고, 실질적으로 동등한 기능을 수행할 수 있는 기타 다른 회로를 가진 본 발명을 실시할 수 있는 것으로 이해되어야 한다.
도 9C는 도 8의 제어기 회로(870)의 부분 회로도(940)를 보여주고 있다. 보는 바와 같이, 부분 회로도(940)는 _SLEEP 신호를 수신하도록 연결된 일차 단부와, PNP 트랜지스터(912)의 베이스에 연결된 이차 단부를 가지고 있는 레지스터(931)를 포함한다. 트랜지스터(932)의 이미터는 시스템 그라운드(GND)에 연결되고, 트랜지스터(932)의 콜렉터는 레지스터(933)의 일차 단부에 연결된다. 레지스터(933)의 이차 단부는 PNP 트랜지스터(935)의 베이스와 레지스터(934)의 일차 단부에 연결된다. 레지스터(934)의 이차 단부는 트랜지스터(935)의 콜렉터에 연결되고 또한 양 전압(VPLUS)에 연결된다. 하나의 실시예로서, 전압(VPLUS)은 시스템 그라운드(GND)와 +VCOL사이의 임의의 양 전압이다. 트랜지스터(935)의 이미터는 다이오드(936)의 양극에 연결된다. 다이오드(936)의 음극은 다이오드(937)의 음극과, 행 드라이버(820a-c)의 그라운드 기준 입력으로의 연결을 위한 출력(938)에 연결된다. 다이오드(937)의 양극은 시스템 그라운드(GND)에 연결된다.
작동시, 부분 회로도(940)는 SLEEP 신호의 상태에 따라 시스템 그라운드(GND)로부터 VPLUS로의 출력(938)을 스위칭한다. 특히, SLEEP 신호가 가해지지 않을 때(또는 _SLEEP가 가해졌을 때), 출력(938)은 시스템 그라운드(GND) 기준을 행 드라이버(820a-c)의 그라운드 기준 입력에 제공한다. 그러나, SLEEP 신호가 가해졌을 때(또는 _SLEEP가 가해지지 않았을 때), 출력(938)은 VPLUS의 전압(예를 들어, +10V)을 행 드라이버(820a-c)의 그라운드 기준 입력에 제공한다. 부분 회로도(940)는 단지 설명 목적으로 기재된 것일 뿐, 본 발명의 당업자면 본 개시내용을 읽고, 실질적으로 동등한 기능을 수행할 수 있는 기타 다른 회로를 가진 본 발명을 실시할 수 있는 것으로 이해되어야 한다.
부분 회로도(910, 920 및 940)는 행 라인이 전자 방출체에 연결되어 있고 열 라인이 게이트 전극에 연결되어 있는 FED용으로 설계된 것으로 또한 이해되어야 한다. 그러나, 본 발명이 속하는 분야의 통상의 당업자라면 본 개시 내용을 읽었을 때, 본 발명의 원리가 다른 FED 설계에도 적용될 수 있다는 것이 명료해질 것이다.
수직 귀선소거 기간 동안에 게이트-이미터 구조의 간헐적인 역방향 디바이싱
본 발명의 또다른 실시예로서, FED의 게이트-방출체 구조는 수직 귀선소거 기간(vertical blanking interval) 동안에 역방향 바이어스 된다. 특히, FED에는, 각각의 플래임이 디스플레이된 후 다음 플래임이 시작되기 전에 수직 귀선소거 기간(또는 수직 귀선소거 시간)으로 불리우는 시간의 경과가 존재한다. 수직 귀선소거 시간의 지속은 전체 플래임 시간의 통상 1%이다. 본 실시예에 따르면, 수직 귀선소거 기간 동안에, FED의 방출체(40)는 역방향 바이어스 된다. 이러한 방식으로, 방출체(40)의 간헐적인 역방향 바이어스가 행해지고 방출체의 수명이 효과적으로 향상된다.
본 실시예에 있어서, 방출체(40)의 역방향 디바이싱은, 모든 열 드라이버(240)가 수직 귀선소거 기간동안에 열 라인(250)상에 열-오프 전압(예를 들어, 도 4A 및 4B의 전압 수준(420))을 구동하도록 강제함으로써 이뤄진다. 행 드라이버(220a-c)는 수직 귀선소거 기간 동안에 행 라인(230a-c)상에 행-오프 전압(예를 들어, 도 4B의 전압 수준(440))을 구동하도록 구성된다. 대부분의 디스플레이 제어기는 수직 귀선소거 시간을 특별히 한정하는 출력을 포함하고 있기 때문에, 본 실시예는 열 드라이버(240)내에 합체되어있는 간단한 로직(logic)으로 실행될 수도 있다. 본 실시예는 본 발명의 범주내에서 다른 등가의 방법으로 실행될 수 있는 것으로 이해되어야 한다.
평판 패널 FED에서 방출체 수명을 향상시키는 시스템 및 방법에 관한 본 발명을 개시하였다. 본 발명을 사용하면, 방출체 수명이 실질적으로 향상된다. 본 발명의 중요한 잇점은, 기존의 FED 회로에 미미한 변형을 가하는 것만으로도 본 발명의 실행에 사용될 수 있다는 것이다. 본 발명이 특정한 실시예들에 표현되어 있지만, 본 발명은 이들 실시예에 의해 한정되는 것으로 해석되지 말아야 하고 하기 청구항들에 따라 해석되어야 하는 것으로 이해되어야 한다.

Claims (27)

  1. 다수의 행 라인(row lines), 다수의 열 라인(column lines), 및 상기 다수의행 라인과 열 라인의 교차부에 배치된 다수의 전자 방출 소자(electron emissive elements);
    상기 다수의 열 라인에 연결되어 있고, 상기 다수의 열 라인상에 변조 전압을 구동하기 위한 열 드라이버(column driver); 및
    상기 다수의 행 라인에 연결되어 있고, 상기 다수의 행 라인상에 행 전압을 구동하기 위한 행 드라이버(row driver)를 포함하는 것으로 구성되어 있는 전계 방출 디스플레이.
  2. 제 1항에 있어서, 상기 열 드라이버는 증폭 변조 전압을 구동하고, 상기 행 드라이버와 상기 열 드라이버는 상기 다수의 전자 방출 소자를 간헐적으로 역방향 바이어스(reverse-bias) 시키도록 구성되어 있는 전계 방출 디스플레이.
  3. 제 2항에 있어서, 상기 행 전압은 행-온 전압(row-on voltage)과 행-오프 전압(row-off voltage)을 포함하며, 상기 증폭-변조 전압은 열-오프 전압(column-off voltage)과 열 풀-온 전압(column full-on voltage)을 포함하는 전계 방출 디스플레이.
  4. 제 3항에 있어서, 상기 행-오프 전압은 상기 열 풀-온 전압과 상기 열-오프 전압의 중간 정도 값(value half-way)에서 프리-셋(pre-set) 되는 전계 방출 디스플레이.
  5. 제 3항에 있어서, 상기 전자 방출 소자는 상기 행 라인에 연결되고, 상기 행-오프 전압은 상기 열-오프 전압보다 더 양(positive)인 전계 방출 디스플레이.
  6. 제 5항에 있어서, 상기 열 풀-온 전압이 대략 15V이고, 상기 열-오프 전압이 대략 0V이며, 상기 행-오프 전압이 대략 7V인 전계 방출 디스플레이.
  7. 제 3항에 있어서, 상기 전자 방출 소자가 상기 열 라인에 연결되어 있고, 상기 행-오프 전압이 상기 열-오프 전압보다 상대적으로 덜 양인 전계 방출 디스플레이.
  8. 제 7항에 있어서, 상기 열 풀-온 전압은 대략 -15V이고, 상기 열-오프 전압은 대략 0V이며, 상기 행-오프 전압은 대략 -7V인 전계 방출 디스플레이.
  9. 제 2항에 있어서, 상기 전자 방출 소자는 몰리브덴 팁(molybdenum tip)을 각각 가지고 있는 원추형 전자 방출계(conical electron emitter)로 구성되어 있는 전계 방출 디스플레이.
  10. 제 2항에 있어서, 상기 전계 방출 디스플레이의 방출 전류(emission current)를 측정하는 회로를 포함하며, 상기 회로는 상기 전계 방출 디스플레이의광도(luminosity)가 정규화될(normalized) 때까지 상기 방출 전류와 기준 전류의 차이에 따라 상기 행-오프 전류를 또한 조정하는 전계 방출 디스플레이.
  11. 다수의 행 라인, 다수의 열 라인, 및 상기 다수의 행 라인과 열 라인의 교차부에 배치된 다수의 전자 방출 소자를 포함하는 FED로서,
    열-오프 전압과 열 풀-온 전압을 포함하는 열 전압을 상기 다수의 열 라인상에 변조시키고(modulating),
    행-온 전압과 행-오프 전압을 포함하는 행 전압을, 상기 행 라인을 선택적으로 활성화시키기 위하여, 상기 다수의 행 라인상에 구동하고(driving), 및
    상기 행 전압과 상기 열 전압으로 상기 다수의 전자 방출 소자를 간헐적으로 역방향 바이어스시키는(reverse-biasing) 것을 포함하는 것으로 구성된 전계 방출 디스플레이의 작동 방법.
  12. 제 11항에 있어서, 상기 행-오프 전압은 상기 열 풀-온 전압과 상기 열-오프 전압 사이의 값의 중간 정도(half-way)에서 프리-셋 되는 방법.
  13. 제 11항에 있어서, 상기 전계 방출 소자가 상기 행 라인에 연결되고, 상기 행-오프 전압이 상기 열-오프 전압보다 상대적으로 더 양인 방법.
  14. 제 13항에 있어서, 상기 열 풀-온 전압이 대략 15V이고, 상기 행-오프 전압이 대략 0V이며, 상기 행-오프 전압이 대략 7V인 방법.
  15. 제 11항에 있어서, 상기 전자 방출 소자가 상기 열 라인에 연결되어 있고, 상기 행-오프 전압이 상기 열-오프 전압보다 상대적으로 덜 양인 방법.
  16. 제 15항에 있어서, 상기 열 풀-온 전압이 대략 -15V이고, 상기 열-오프 전압이 대략 0V이며, 상기 행-오프 전압이 대략 -7V인 방법.
  17. 제 11항에 있어서, 상기 전자 방출 소자가 몰리브덴 팁을 포함하는 원추형 전자 방출계로 구성되어 있는 방법.
  18. 제 11항에 있어서,
    상기 다수의 전자 방출 소자를 통해 흐르는 방출 전류를 측정하고, 및
    상기 전계 방출 디스플레이의 광도가 정규화될 때까지 상기 방출 전류와 기준 전류의 차이에 따라 상기 행-오프 전압을 조정하는 것을 더 포함하는 방법.
  19. 전계 방출 디스플레이를 들뜨게 하기 위한 전자적 부분 회로도(electronic circuitry)를 더 포함하는 것으로 구성된 상기 제 1항 내지 제 18항 중 어느 하나에 따른 디스플레이.
  20. 제 1항에 있어서, 전계 방출 디스플레이가 작동모드(operating mode)에 있을 때, 및 미리 정해진 열 전압을 상기 각각의 열 라인상에 구동하기 위하여 상기 전계 방출 디스플레이가 휴식모드(sleep mode)에 있을 때,
    상기 행 드라이버는 상기 전계 방출 디스플레이가 상기 작동모드에 있을 때 상기 다수의 행 라인의 각각을 선택적으로 활성화시키고(activating) 비활성화시키며(deactivating), 상기 전계 방출 디스플레이가 상기 휴식모드에 있을 때 미리 정해진 행 전압을 상기 다수의 행 라인상에 구동하기 위하여, 상기 다수의 전자 방출계는 상기 전계 방출 디스플레이가 상기 휴식모드에 있을 때 상기 미리 정해진 열 전압과 상기 미리 정해진 행 전압에 의해 역방향 바이어스 되는 디스플레이.
  21. 제 20항에 있어서, 상기 미리 정해진 열 전압이 대략 0V인 전계 방출 디스플레이.
  22. 제 20항에 있어서, 상기 미리 정해진 행 전압이 대략 +30V인 전계 방출 디스플레이.
  23. 제 20항에 있어서, 상기 미리 정해진 행 전압이 상기 미리 정해진 열 전압에 대해 상대적으로 양인 전계 방출 디스플레이.
  24. 제 20항에 있어서, 휴식모드 제어 신호에 대한 응답으로 상기 휴식모드를 선택적으로 활성화시키고 비활성화시키기 위한 제어기 회로(controller circuit)를 더 포함하는 전계 방출 디스플레이.
  25. 제 24항에 있어서, 상기 제어기 회로는, 상기 전계 방출 디스플레이가 상기 작동모드에 있을 때 상기 열 드라이버와 상기 행 드라이버에 일차 세트 기준 전압을 제공하고, 상기 전계 방출 디스플레이가 상기 휴식모드에 있을 때 상기 열 드라이버와 상기 행 드라이버에 이차세트 기준 전압을 제공하는 전계 방출 디스플레이.
  26. 제 25항에 있어서, 상기 제어기 회로는 상기 일차 세트 기준 전압에 대응하는 입력 신호를 상기 이차 세트 기준 전압에 대응하는 입력 신호로 변경하기 위한 옵토 아이솔레이션 회로(opto-isolation circuit)를 더 포함하는 전계 방출 디스플레이.
  27. 전계 방출 디스플레이를 들뜨게 하기 위한 전자적 부분 회로도를 더 포함하는 제 20항 내지 제 26항 중 어느 하나에 따른 디스플레이.
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