KR20010068649A - Method for isolating semiconductor devices - Google Patents

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KR20010068649A
KR20010068649A KR1020000000665A KR20000000665A KR20010068649A KR 20010068649 A KR20010068649 A KR 20010068649A KR 1020000000665 A KR1020000000665 A KR 1020000000665A KR 20000000665 A KR20000000665 A KR 20000000665A KR 20010068649 A KR20010068649 A KR 20010068649A
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Abstract

PURPOSE: A method for isolating a device of a semiconductor device is provided to improve a hump characteristic by focusing electric field with forming an isolating film of which the upper corner is rounded. CONSTITUTION: The method includes seven steps. The first step is to form a buffering film for relieving stress and a sacrificial layer on a semiconductor substrate(20). The second step is to remove the sacrificial layer and the buffering film to form an opening portion exposing an isolating area of the semiconductor substrate. The third step is to form a trench by removing the exposed semiconductor substrate to a predetermined depth. The fourth step is to form an enough insulating material layer to fill the trench on the sacrificial layer . The fifth step is to oxidize the insulating material layer to form a bird's beak to the insulating material layer locating on the semiconductor substrate of the upper corner of the trench. The sixth step is to flatten the insulating material layer and simultaneously remain the insulating material layer to only the trench and the opening portion. The seventh step is to remove the sacrificial layer and the buffering film to form isolating film(241) composed of the remaining insulating material layer.

Description

반도체장치의 소자격리방법{Method for isolating semiconductor devices}Device isolation method for semiconductor devices {Method for isolating semiconductor devices}

본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 소자격리를 위한 반도체기판의 트렌치를 절연물질로 매립한 다음 절연물질을 산화시켜 버즈비크(bird's beak)를 형성한 후 절연물질을 평탄화시켜 상부 모서리가 둥근(rounded corner) 형태를 갖는 소자격리막을 형성하므로서 전계집중에 의한 험프(hump)특성을 개선하도록 한 반도체장치의 트렌치형 소자격리막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device isolation method for a semiconductor device, and more particularly, to fill a trench of a semiconductor substrate for device isolation with an insulating material and then oxidize the insulating material to form a bird's beak and then planarize the insulating material. The present invention relates to a method of forming a trench type isolation layer for a semiconductor device to improve a hump characteristic caused by electric field concentration by forming an isolation layer having a rounded corner.

반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.As the integration of semiconductor devices continues, technology development for reducing the device isolation region occupying a considerable area of the semiconductor device is actively progressing.

반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.As the integration of semiconductor devices continues, technology development for reducing the device isolation region occupying a considerable area of the semiconductor device is actively progressing.

일반적인 LOCOS(Local Oxidation of Silicon) 방법으로 소자를 격리하는 경우 발생하는 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법이 개발되었다. 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법으로는 스트레스 완충용 버퍼산화막의 두께를 낮추고 반도체기판과 질화막 사이에 다결정실리콘층을 개입시킨 PBLOCOS(Poly Si Buffered LOCOS), 버퍼산화막의 측벽을 질화막으로 보호하는 SILO(Sealed Interface LOCOS), 그리고, 반도체기판 내에 필드산화막을 형성시키는 리세스(Recessed) LOCOS 기술들이 있다.A method of device isolation while reducing the length of the buzz bee generated when the device is isolated by a general LOCOS method has been developed. As a method of isolation of the device while reducing the length of the buzz beak, the thickness of the stress buffer buffer oxide film is reduced, and the polysilicon buffer layer (PBLOCOS) and the sidewall of the buffer oxide film are interposed between the semiconductor substrate and the nitride film. There are shielded interface LOCOS (SILO) to protect, and recessed LOCOS techniques to form a field oxide film in a semiconductor substrate.

그러나, 상기 기술들은 격리 영역 표면의 평탄도와 정밀한 디자인 룰(Design Rule) 등의 이유로 256M DRAM급 이상의 집적도를 갖는 차세대 소자의 소자격리기술로 적합하지 않게 되었다.However, the above techniques are not suitable for device isolation technology of next-generation devices having an integration level of 256M DRAM or more due to the flatness of the isolation region surface and the precise design rule.

따라서, 기존의 여러 소자격리기술들의 문제점을 극복할 수 있는 BOX(buried oxide)형 얕은트렌치소자격리(shallow trench isolation) 기술이 개발되었다. BOX형 소자격리기술 반도체기판에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘 또는 불순물이 도핑되지 않은 다결정실리콘을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성영역의 손실이 전혀 없으며, 또한, 산화막을 매립하고 에치 백(etch back)하여 평탄한 표면을 얻을 수 있다.Therefore, a BOX (buried oxide) type shallow trench isolation technology has been developed that can overcome the problems of various device isolation technologies. BOX type device isolation technology A trench is formed on a semiconductor substrate and has a structure in which silicon oxide or polycrystalline silicon which is not doped with impurities is embedded by chemical vapor deposition (hereinafter referred to as CVD). Therefore, no buzz beaking occurs, there is no loss of the active region, and a flat surface can be obtained by embedding and etching back the oxide film.

그러나, 반도체장치의 소자격리방법에 적용되는 STI 방법은 소자격리영역을 정의하는 트렌치에 매립되는 절연물질과 활성영역의 상부 경계부가 급격한 경사를 가지게되어 첨점 부위를 형성하게 되므로, 이러한 첨점 부위에 전계가 집중되어 소자특성을 열화시킨다.However, the STI method applied to the device isolation method of a semiconductor device has an insulator material buried in the trench defining the device isolation region and an upper boundary portion of the active region with a steep slope to form a peak portion, so that an electric field is applied to the peak region. Is concentrated to degrade the device characteristics.

도 1a 내지 도 1f는 종래 기술에 따른 얕은 트렌치를 이용한 소자격리방법을 도시하는 공정도이다.1A to 1F are process diagrams illustrating a device isolation method using a shallow trench according to the prior art.

도 1a를 참조하면, 실리콘으로 이루어진 반도체기판(10) 상에 열산화 방법으로 버퍼산화막(11)을 형성하고, 이 버퍼산화막(11) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 패드질화막(12)을 형성한다. 이때, 버퍼산화막(11)은 질화실리콘과 기판의 실리콘 상에에 발생하는 스트레스를 완화시키기 위하여 형성하고, 패드질화막(12)은 CMP 공정시 활성영역의 기판을 보호하는 역할을 한다.Referring to FIG. 1A, a buffer oxide film 11 is formed on a semiconductor substrate 10 made of silicon by thermal oxidation, and chemical vapor deposition (hereinafter, referred to as CVD) is performed on the buffer oxide film 11. Silicon nitride is deposited to form a pad nitride film 12. In this case, the buffer oxide film 11 is formed to relieve the stress generated on the silicon nitride and the silicon of the substrate, the pad nitride film 12 serves to protect the substrate of the active region during the CMP process.

도 1b를 참조하면, 패드질화막(12)상에 포토레지스트를 도포한 다음, 소자격리영역이 되는 트렌치 형성부위를 정의하는 노광마스크를 사용하는 노광 및 현상을 실시하여 소자격리영역의 패드질화막(12) 표면을 노출시키는 포토레지스트패턴(도시안함)을 형성한다.Referring to FIG. 1B, after the photoresist is applied on the pad nitride film 12, the pad nitride film 12 of the device isolation region is subjected to exposure and development using an exposure mask that defines a trench formation portion that becomes the device isolation region. A photoresist pattern (not shown) is formed to expose the surface.

그리고, 포토레지스트패턴으로 보호되지 않는 부위의 패드질화막 및 버퍼산화막을 건식식각 등의 비등방성 식각으로 반도체기판(10)이 노출되도록 순차적으로 제거하여 소자격리영역과 활성영역을 한정한다. 이때, 잔류한 버퍼산화막(110)을 개재한 잔류한 패드질화막(120)은 CMP 평탄화공정시 활성영역의 기판을 보호하는 보호막이 된다.The pad nitride layer and the buffer oxide layer, which are not protected by the photoresist pattern, are sequentially removed to expose the semiconductor substrate 10 by anisotropic etching such as dry etching, thereby defining the device isolation region and the active region. At this time, the remaining pad nitride film 120 via the remaining buffer oxide film 110 becomes a protective film to protect the substrate of the active region during the CMP planarization process.

그 다음, 포토레지스트패턴에 의하여 보호되지 않는 노출된 반도체기판(10)의 소자격리영역을 소정 깊이로 식각하여 트렌치(T1)를 형성한다. 상기에서 트렌치(T1)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다. 이때, 트렌치(T1)의 상부 모서리의 기판(20) 부위는 급격한 경사를 갖게 된다.Next, the trench T1 is formed by etching the device isolation region of the exposed semiconductor substrate 10 which is not protected by the photoresist pattern to a predetermined depth. The trench T1 is formed by anisotropic etching by reactive ion etching (hereinafter referred to as RIE) or plasma etching. At this time, the portion of the substrate 20 at the upper edge of the trench T1 has a steep slope.

도 1c를 참조하면, 포토레지스트패턴을 산소 애슁(O2ashing) 등의 방법으로 제거한 다음, 이물질을 제거하기 위하여 반도체기판(10)에 전세공정을 실시한다.Referring to FIG. 1C, the photoresist pattern is removed by a method such as oxygen ashing (O 2 ashing), and then the semiconductor substrate 10 is subjected to a charter process to remove foreign substances.

그리고, 트렌치 매립용 절연물질을 증착하기 전에 트렌치(T1) 형성시 손상받은 기판(10)의 노출부위를 치유하고 절연물질과 기판과의 스트레스를 완화하기 위하여 노출된 트렌치(T1) 표면에 산화막(13)을 형성한다.In addition, an oxide layer may be formed on the exposed surface of the trench T1 in order to cure the exposed portion of the damaged substrate 10 and to relieve stress between the insulating material and the substrate before the trench T1 is deposited. 13).

도 1d를 참조하면, 트렌치를 포함하는 노출된 패드질화막(120) 상에 소자격리막이 되는 절연물질층(14)을 트렌치를 충분히 매립하는 두께로 형성한다. 이때, 패드질화막(120)의 두께는 약 1000Å이고, 절연물질층(14)은 HDP 산화막(high density plasma oxide)을 증착하여 형성하고, 증착 특성상 HDP 산화막이 증착되는 트렌치의 상부 모서리부위에 증착되는 HDP 산화막의 밀도는 타 부위보다 낮다.Referring to FIG. 1D, an insulating material layer 14, which is an isolation layer, is formed on the exposed pad nitride layer 120 including the trench to a sufficient thickness to fill the trench. In this case, the thickness of the pad nitride layer 120 is about 1000Å, and the insulating material layer 14 is formed by depositing a high density plasma oxide (HDP oxide), and deposited on the upper edge of the trench where the HDP oxide layer is deposited due to the deposition characteristics. The density of the HDP oxide film is lower than that of other parts.

도 1e를 참조하면, 절연물질층의 밀도(density)를 높히기 위하여 기판(10)에 어닐링을 실시한다.Referring to FIG. 1E, the substrate 10 is annealed to increase the density of the insulating material layer.

그리고, 절연물질층에 평탄화공정을 실시하여 절연물질층을 트렌치에만 잔류시키고 동시에 패드질화막(120)의 표면을 노출시킨다. 이때, 평탄화공정은 화학기계적연마(chemical mechanical polishing, CMP)로 진행하며, 이러한 CMP는 패드질화막(120)의 일부 두께도 제거되면서 전체적인 기판의 평탄화를 확보한다.따라서, CMP된 패드질화막(120)의 두께는 약 700Å 정도가 되고, 잔류한 절연물질층(140)의 활성??역과 소자격리영역의 경계부(P1)는 경사가 급겨한 첨점부위가 된다.In addition, a planarization process is performed on the insulating material layer to leave the insulating material layer only in the trench, and simultaneously expose the surface of the pad nitride film 120. In this case, the planarization process proceeds with chemical mechanical polishing (CMP), and the CMP secures the entire substrate while removing a part of the thickness of the pad nitride film 120. Thus, the CMP pad nitride film 120 is secured. The thickness of the layer is about 700Å, and the boundary P1 between the active area of the insulating material layer 140 and the device isolation region becomes an incidence peak.

도 1f를 참조하면, 잔류한 패드질화막을 제거하여 버퍼산화막(110)의 표면을 노출시킨다. 이때, 패드질화막의 제거는 뜨거운(hot) H3PO4를 사용하여 제거하고, 이러한 식각시 트렌치에 잔류한 절연물질층(141)의 일부도 소정 두께로 제거되어 노출된 버퍼산화막(110)의 표면과 잔류한 절연물질층(140)의 표면이 비슷한 레벨을 갖게 된다.Referring to FIG. 1F, the remaining pad nitride film is removed to expose the surface of the buffer oxide film 110. In this case, the pad nitride film is removed using hot H 3 PO 4 , and a portion of the insulating material layer 141 remaining in the trench during the etching is also removed to a predetermined thickness to expose the exposed buffer oxide film 110. The surface and the surface of the remaining insulating material layer 140 have a similar level.

그리고, 버퍼산화막을 불산(HF) 용액을 사용한 습식식각으로 제거하여 소자활성영역의 표면을 노출시킨다. 이때, 산화막으로 이루어진 평탄화된 절연물질층의 상부 모서리 부위의 밀도가 타 부위보다 낮으므로 평탄화된 절연물질층(141)에 의하여 정의되는 소자격리영역과 소자활성영역의 경계 부위의 절연물질층 일부가 제거되어 홈(groove)을 형성한다.The buffer oxide film is removed by wet etching using a hydrofluoric acid (HF) solution to expose the surface of the device active region. At this time, since the density of the upper edge portion of the planarized insulating material layer made of the oxide film is lower than that of other portions, a portion of the insulating material layer at the boundary between the device isolation region and the device active region defined by the planarized insulating material layer 141 is formed. Removed to form a groove.

도시되지는 않았지만, 활성영역의 문턱전압을 조절하기 위한 이온주입 버퍼막으로 사용하기 위하여 노출된 기판(10)의 활성영역에 산화막(도시안함)을 열산화공정으로 성장시켜 형성한다.Although not shown, an oxide film (not shown) is grown in the active region of the exposed substrate 10 by a thermal oxidation process to be used as an ion implantation buffer layer for controlling the threshold voltage of the active region.

그리고, 기판의 전면에 적절한 도전형의 불순물 이온으로 문턱전압 조절용 이온주입을 실시하여 활성영역의 문턱전압을 조절한다.Then, the threshold voltage of the active region is adjusted by implanting an ion of a threshold voltage with an appropriate conductivity type impurity ion on the front surface of the substrate.

그 다음, 게이트 등을 포함하는 반도체소자를 형성하기 위하여 이온주입 버퍼막으로 사용된 산화막을 습식식각으로 제거한다. 이때에도 산화막이 습식식각 및 고농도의 세정으로 완전히 제거된다.Then, an oxide film used as an ion implantation buffer film is removed by wet etching to form a semiconductor device including a gate or the like. At this time, the oxide film is completely removed by wet etching and high concentration cleaning.

따라서, 평탄화되어 잔류한 절연물질층으로 이루어진 소자격리막(141)이 완성되어 소자격리영역과 활성영역이 격리된다.Accordingly, the device isolation film 141 formed of the planarized remaining insulating material layer is completed to isolate the device isolation region from the active region.

이후, 도시되지는 않았지만 도핑된 폴리실리콘 등의 도전층을 기판상에 형성한 후 패터닝하여 게이트 등의 소자를 제조한다.Thereafter, although not shown, a conductive layer such as doped polysilicon is formed on the substrate and then patterned to manufacture devices such as gates.

상술한 종래의 반도체장치의 소자격리방법은 활성영역과 소자격리영역의 경계부의 상부 모서리가 급격한 경사를 갖게 되어 첨점 부위를 형성하므로 이러한 첨점 부위에 전계가 집중되어 험프 특성이 열화되므로 소자 특성을 저하시키는 문제점이 있다.In the aforementioned device isolation method of the conventional semiconductor device, the upper edge of the boundary between the active region and the device isolation region has a sharp inclination to form a peak portion, so that the electric field is concentrated on the peak region, thereby deteriorating the device characteristics. There is a problem.

또한, LOCOS 방법에 의해서는 소자격리영역의 모서리에 버즈 비크가 과도하게 발생하여 소자 집적도 개선에 불리한 문제점이 있다.In addition, according to the LOCOS method, excessive buzz is generated at the corners of the device isolation region, which is disadvantageous in improving device integration.

따라서, 본 발명의 목적은 소자격리를 위한 반도체기판의 트렌치를 절연물질로 매립한 다음 절연물질을 산화시켜 버즈비크(bird's beak)를 형성한 후 절연물질을 평탄화시켜 상부 모서리가 둥근(rounded corner) 형태를 갖는 소자격리막을 형성하므로서 전계집중에 의한 험프(hump)특성을 개선하도록 한 반도체장치의 트렌치형 소자격리막 형성방법을 제공함에 있다.Accordingly, an object of the present invention is to fill the trench of the semiconductor substrate for the isolation of the device with an insulating material and then oxidize the insulating material to form a bird's beak and then planarize the insulating material to round the upper corners. The present invention provides a method of forming a trench type isolation layer for a semiconductor device to form a device isolation layer having a shape and to improve a hump characteristic caused by electric field concentration.

상기 목적을 달성하기 위해 본 발명에 따른 반도체장치의 소자격리방법은 반도체기판상에 스트레스 완화용 버퍼막과 희생층을 형성하는 단계와, 상기 희생층과 상기 버퍼막을 제거하여 상기 반도체기판의 소자격리영역을 노출시키는 개구부를 형성하는 단계와, 노출된 상기 반도체기판을 소정 깊이로 제거하여 트렌치를 형성하는 단계와, 상기 트렌치를 충분히 매립하도록 절연물질층을 상기 희생층상에 형성하는 단계와, 상기 절연물질층을 산화시켜 상기 트렌치 상부 모서리의 상기 반도체기판 부위에 위치하는 상기 절연물질층에 버즈 비크를 형성하는 단계와, 상기 절연물질층을 평탄화시키는 동시에 상기 절연물질층을 상기 트렌치 및 상기 개구부에만 잔류시키는 단계와, 상기 희생층과 상기 버퍼막을 제거하여 잔류한 상기 절연물질층으로 이루어진 소자격리막을 형성하는 단계를 포함하여 이루어진다.In order to achieve the above object, a device isolation method of a semiconductor device according to the present invention includes forming a stress relaxation buffer layer and a sacrificial layer on a semiconductor substrate, and removing the sacrificial layer and the buffer layer to isolate the device. Forming an opening exposing the region, removing the exposed semiconductor substrate to a predetermined depth to form a trench, forming an insulating material layer on the sacrificial layer to sufficiently fill the trench, and Oxidizing a material layer to form a buzz beak in the insulating material layer located at the semiconductor substrate portion of the upper edge of the trench, planarizing the insulating material layer, and simultaneously leaving the insulating material layer in the trench and the opening And removing the sacrificial layer and the buffer layer to the remaining insulating material layer. It comprises the step of forming an element separator eojin.

도 1a 내지 도 1f는 종래 기술에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도1A to 1F are process cross-sectional views showing a device isolation method of a semiconductor device according to the prior art.

도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도2A to 2F are process cross-sectional views showing a device isolation method for a semiconductor device according to the present invention.

일반적으로 트렌치를 이용하는 셀간의 격리방법으로 STI(shallow trench isolation)을 형성하는 경우, 트렌치 매립물질로 산화실리콘(silicon oxide)을 사용한다. 따라서, 트렌치의 물리적인 임계치수(critical dimension)에 의하여 소자격리(isolation) 특성이 좌우된다.In general, when forming shallow trench isolation (STI) as a method of isolation between cells using trenches, silicon oxide is used as a trench filling material. Thus, isolation characteristics are determined by the physical critical dimensions of the trenches.

본 발명은 STI구조 형성시 인위적으로 트렌치와 활성영역의 경계부에 버즈 비크를 형성하므로서 종래의 첨점 부위의 경사를 완만하게 형성하므로서 전계집중에 의한 험프특성을 개선한다.The present invention improves the hump characteristics due to electric field concentration by gently forming a slope of a conventional peak point by artificially forming a buzz beak at the boundary between the trench and the active region when forming the STI structure.

즉, 전계집중을 분산시키기 위한 최선의 방법은 두경계면이 평면을 이루는 것이나 이것은 기하학적으로 불가능하므로 차선책인 둥근 형태의 활성영역과 소자격리영역의 계면을 형성하는 것이다. 이를 위하여, 본 발명은 종래 LOCOS방법에서 나타나는 버즈 비크에 의한 모서리부의 둥근 활성영역 모서리를 도입하여 활성영역과 소자격리영역이 만나는 상부 계면의 기울기를 완만하게 형성한다.In other words, the best way to disperse the field concentration is to make the two boundary planes planar, but this is impossible geometrically, so the next best solution is to form the interface between the active area and the device isolation area. To this end, the present invention introduces a rounded active area corner of the corner portion by the buzz beak in the conventional LOCOS method to form a gentle slope of the upper interface where the active region and the device isolation region meet.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2f는 본 발명에 따른 얕은 트렌치를 이용한 소자격리방법을 도시하는 공정 단면도이다.2A to 2F are cross-sectional views illustrating a device isolation method using a shallow trench according to the present invention.

도 2a를 참조하면, 실리콘으로 이루어진 반도체기판(20) 상에 열산화 방법으로 버퍼산화막(21)을 형성하고, 이 버퍼산화막(21) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 패드질화막(22)을 형성한다. 이때, 버퍼산화막(21)은 질화실리콘과 기판의 실리콘 상에에 발생하는 스트레스를 완화시키기 위하여 형성하고, 패드질화막(22)은 CMP 공정시 활성영역의 기판을 보호하는 역할을 한다.Referring to FIG. 2A, a buffer oxide film 21 is formed on a semiconductor substrate 20 made of silicon by thermal oxidation, and chemical vapor deposition (hereinafter, referred to as CVD) is performed on the buffer oxide film 21. Silicon nitride is deposited to form a pad nitride film 22. In this case, the buffer oxide film 21 is formed to relieve stress generated on silicon nitride and silicon of the substrate, and the pad nitride film 22 serves to protect the substrate of the active region during the CMP process.

도 2b를 참조하면, 패드질화막(22)상에 포토레지스트를 도포한 다음, 소자격리영역이 되는 트렌치 형성부위를 정의하는 노광마스크를 사용하는 노광 및 현상을 실시하여 소자격리영역의 패드질화막(22) 표면을 노출시키는 포토레지스트패턴(도시안함)을 형성한다.Referring to FIG. 2B, after the photoresist is applied on the pad nitride film 22, the pad nitride film 22 of the device isolation region is subjected to exposure and development using an exposure mask defining a trench formation portion that becomes the device isolation region. A photoresist pattern (not shown) is formed to expose the surface.

그리고, 포토레지스트패턴으로 보호되지 않는 부위의 패드질화막 및 버퍼산화막을 건식식각 등의 비등방성 식각으로 반도체기판(20) 표면이 노출되도록 순차적으로 제거하여 소자격리영역과 활성영역을 한정한다. 이때, 잔류한 버퍼산화막(210)을 개재한 잔류한 패드질화막(220)은 CMP 평탄화공정시 활성영역의 기판을 보호하는 보호막이 된다.The pad nitride layer and the buffer oxide layer, which are not protected by the photoresist pattern, are sequentially removed to expose the surface of the semiconductor substrate 20 by anisotropic etching such as dry etching, thereby defining device isolation regions and active regions. At this time, the remaining pad nitride film 220 via the remaining buffer oxide film 210 becomes a protective film to protect the substrate of the active region during the CMP planarization process.

그 다음, 포토레지스트패턴에 의하여 보호되지 않는 노출된 반도체기판(20)의 소자격리영역을 소정 깊이로 식각하여 트렌치(T2)를 형성한다. 상기에서 트렌치(T2)를반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다. 이때, 활성영역과 소자격리영역의 경계부에서의 트렌치(T2)의 상부 모서리의 기판(20) 부위는 급격한 경사를 갖게 된다.Next, the trench T2 is formed by etching the device isolation region of the exposed semiconductor substrate 20 which is not protected by the photoresist pattern to a predetermined depth. The trench T2 is formed by anisotropic etching by reactive ion etching (hereinafter referred to as RIE) or plasma etching. At this time, the portion of the substrate 20 at the upper edge of the trench T2 at the boundary between the active region and the device isolation region has a sharp inclination.

도 2c를 참조하면, 포토레지스트패턴을 산소 애슁(O2ashing) 등의 방법으로 제거한 다음, 이물질을 제거하기 위하여 반도체기판(20)에 전세공정을 실시한다.Referring to FIG. 2C, the photoresist pattern is removed by a method such as oxygen ashing (O 2 ashing), and then a semiconductor process is performed on the semiconductor substrate 20 to remove foreign substances.

그리고, 트렌치 매립용 절연물질을 증착하기 전에 트렌치(T2) 형성시 손상받은 기판(20)의 노출부위를 치유하고 절연물질과 기판과의 스트레스를 완화하기 위하여 노출된 트렌치(T2) 표면에 산화막(23)을 성장시켜 형성한다.In addition, in order to cure the exposed portion of the damaged substrate 20 and to reduce stress between the insulating material and the substrate before depositing the trench buried insulating material, an oxide film ( 23) to grow and form.

도 2d를 참조하면, 트렌치를 포함하는 노출된 패드질화막(220) 상에 소자격리막이 되는 절연물질층(24)을 트렌치를 충분히 매립하는 두께로 형성한다. 이때, 패드질화막(220)의 두께는 약 1000Å이고, 절연물질층(24)은 HDP 산화막(high density plasma oxide)을 증착하여 형성하고, 증착 특성상 HDP 산화막이 증착되는 트렌치의 상부 모서리부위에 증착되는 HDP 산화막의 밀도는 타 부위보다 낮다. 따라서, 트렌치 상부 모서리 부위의 활성영역과 소자격리영역의 경계부(P2)에 형성된 절연물질층(24)도 급격한 경사를 갖는다.Referring to FIG. 2D, an insulating material layer 24 serving as an isolation layer is formed on the exposed pad nitride film 220 including the trench to a sufficient thickness to fill the trench. In this case, the thickness of the pad nitride film 220 is about 1000Å, and the insulating material layer 24 is formed by depositing a high density plasma oxide (HDP oxide), and deposited on the upper edge portion of the trench where the HDP oxide film is deposited due to the deposition characteristics. The density of the HDP oxide film is lower than that of other parts. Accordingly, the insulating material layer 24 formed at the boundary portion P2 of the active region and the device isolation region of the upper corner portion of the trench also has a steep slope.

도 2e를 참조하면, 기판(20)에 덴시피케이션(densification)을 실시하여 절연물질층(240)의 밀도를 증가시킨다.Referring to FIG. 2E, the density of the insulating material layer 240 is increased by performing densification on the substrate 20.

그리고, 산화막으로 이루어진 절연물질층(240)을 산화막이 두껍게 성장할 수 있는 조건에서 산화시켜 트렌치 상부 모서리 부위의 활성영역과 소자격리영역의 경계부(R1)에 버즈 비크(bird's beak)를 형성하므로서 그 부위의 절연물질층(240)의 급격한 경사를 완만하게 만든다. 이때, 상기 버즈 비크는 절연물질층을 덴시피케이션 시키면서 동시에 형성할 수 있으며, 형성 조건은 850-1200℃의 공정온도와 습식, 건식 또는 수증기 분위기에서 산화반응을 진행하여 형성할 수 있다.Then, the insulating material layer 240 made of an oxide film is oxidized under conditions in which the oxide film can grow thickly to form a bird's beak in the boundary portion R1 of the active region and the device isolation region of the upper corner portion of the trench. The abrupt inclination of the insulating material layer 240 is gentle. At this time, the buzz beak may be formed at the same time while densifying the insulating material layer, the forming conditions may be formed by the oxidation reaction in a process temperature of 850-1200 ℃ and wet, dry or steam atmosphere.

따라서, 후속 공정에서 완만한 경사를 갖는 모서리부(R1)에 잔류하는 절연물질층(240)에 전계가 집중되는 것이 방지된다.Therefore, in the subsequent process, the electric field is prevented from concentrating on the insulating material layer 240 remaining at the edge portion R1 having a gentle slope.

도 2f를 참조하면, 밀도가 증가하고 산화된 절연물질층에 평탄화공정을 실시하여 절연물질층을 트렌치에만 잔류시키며 동시에 패드질화막의 표면을 노출시킨다. 이때, 평탄화공정은 화학기계적연마(chemical mechanical polishing, CMP)로 진행하며, 이러한 CMP는 패드질화막의 일부 두께도 제거되면서 전체적인 기판의 평탄화를 확보한다. 따라서, CMP된 패드질화막의 두께는 약 700Å 정도가 된다.Referring to FIG. 2F, a planarization process is performed on the oxidized insulating material layer having increased density, thereby leaving the insulating material layer only in the trench and exposing the surface of the pad nitride film. In this case, the planarization process is performed by chemical mechanical polishing (CMP), and the CMP secures the overall substrate planarization while removing some of the thickness of the pad nitride film. Therefore, the thickness of the CMP pad nitride film is about 700 GPa.

그리고, 잔류한 패드질화막을 제거하여 버퍼산화막의 표면을 노출시킨다. 이때, 패드질화막의 제거는 뜨거운(hot) H3PO4를 사용하여 제거하고, 이러한 식각시 트렌치에 잔류한 절연물질층의 일부도 소정 두께로 제거되어 노출된 버퍼산화막의 표면과 잔류한 절연물질층의 표면이 비슷한 레벨을 갖게 된다.Then, the remaining pad nitride film is removed to expose the surface of the buffer oxide film. At this time, the removal of the pad nitride layer is performed using hot H 3 PO 4 , and a part of the insulating material layer remaining in the trench during the etching is also removed to a predetermined thickness to expose the surface of the exposed buffer oxide film and the remaining insulating material. The surface of the layer will have a similar level.

그리고, 버퍼산화막을 불산(HF) 용액을 사용한 습식식각으로 제거하여 소자활성영역의 표면을 노출시킨다. 이때, 산화막으로 이루어진 평탄화된 절연물질층의 상부 모서리 부위의 밀도가 타 부위보다 낮으므로 평탄화된 절연물질층에 의하여 정의되는 소자격리영역과 소자활성영역의 경계 부위의 절연물질층 일부가 제거되어 홈(groove)을 형성한다.The buffer oxide film is removed by wet etching using a hydrofluoric acid (HF) solution to expose the surface of the device active region. At this time, since the density of the upper edge portion of the planarized insulating material layer made of the oxide film is lower than other parts, a portion of the insulating material layer at the boundary between the device isolation region and the device active region defined by the planarized insulating material layer is removed. to form a groove.

도시되지는 않았지만, 활성영역의 문턱전압을 조절하기 위한 이온주입 버퍼막으로사용하기 위하여 노출된 기판(20)의 활성영역에 산화막(도시안함)을 열산화공정으로 성장시켜 형성한다.Although not shown, an oxide film (not shown) is grown in the active region of the exposed substrate 20 by a thermal oxidation process for use as an ion implantation buffer layer for controlling the threshold voltage of the active region.

그리고, 기판의 전면에 적절한 도전형의 불순물 이온으로 문턱전압 조절용 이온주입을 실시하여 활성영역의 문턱전압을 조절한다.Then, the threshold voltage of the active region is adjusted by implanting an ion of a threshold voltage with an appropriate conductivity type impurity ion on the front surface of the substrate.

그 다음, 게이트 등을 포함하는 반도체소자를 형성하기 위하여 이온주입 버퍼막으로 사용된 산화막을 습식식각으로 제거한다. 이때에도 산화막이 습식식각 및 고농도의 세정으로 완전히 제거된다.Then, an oxide film used as an ion implantation buffer film is removed by wet etching to form a semiconductor device including a gate or the like. At this time, the oxide film is completely removed by wet etching and high concentration cleaning.

따라서, 평탄화되어 잔류한 절연물질층으로 이루어진 소자격리막(241)이 완성되어 소자격리영역과 활성영역이 격리된다.Accordingly, the device isolation film 241 including the insulating material layer remaining flattened is completed to isolate the device isolation region from the active region.

이후, 도시되지는 않았지만 도핑된 폴리실리콘 등의 도전층을 기판상에 형성한 후 패터닝하여 게이트 등의 소자를 제조한다.Thereafter, although not shown, a conductive layer such as doped polysilicon is formed on the substrate and then patterned to manufacture devices such as gates.

따라서, 본 발명은 소자격리영역인 트렌치의 소작격리막과 활성영역의 기판이 이루는 경계부에 버즈 비크를 형성하므로서 소자격리막의 모서리부의 경사를 완만하게 형성하므로서 전계집중에 의한 험프특성을 개선하는 장점이 있다.Accordingly, the present invention has the advantage of improving the hump characteristics due to electric field concentration by forming a sloping edge of the device isolating layer by forming a buzz beak at the boundary between the small isolation layer of the trench, which is a device isolation region, and the substrate of the active region. .

Claims (5)

반도체기판상에 스트레스 완화용 버퍼막과 희생층을 형성하는 단계와,Forming a stress relaxation buffer layer and a sacrificial layer on the semiconductor substrate; 상기 희생층과 상기 버퍼막을 제거하여 상기 반도체기판의 소자격리영역을 노출시키는 개구부를 형성하는 단계와,Removing the sacrificial layer and the buffer layer to form an opening exposing the device isolation region of the semiconductor substrate; 노출된 상기 반도체기판을 소정 깊이로 제거하여 트렌치를 형성하는 단계와,Forming a trench by removing the exposed semiconductor substrate to a predetermined depth; 상기 트렌치를 충분히 매립하도록 절연물질층을 상기 희생층상에 형성하는 단계와,Forming an insulating material layer on the sacrificial layer to sufficiently fill the trench; 상기 절연물질층을 산화시켜 상기 트렌치 상부 모서리의 상기 반도체기판 부위에 위치하는 상기 절연물질층에 버즈 비크를 형성하는 단계와,Oxidizing the insulating material layer to form a buzz beak in the insulating material layer located at the semiconductor substrate portion of the upper corner of the trench; 상기 절연물질층을 평탄화시키는 동시에 상기 절연물질층을 상기 트렌치 및 상기 개구부에만 잔류시키는 단계와,Planarizing the insulating material layer and simultaneously leaving the insulating material layer only in the trench and the opening; 상기 희생층과 상기 버퍼막을 제거하여 잔류한 상기 절연물질층으로 이루어진 소자격리막을 형성하는 단계로 이루어진 반도체장치의 소자격리방법.And removing the sacrificial layer and the buffer layer to form a device isolation film comprising the remaining insulating material layer. 청구항 1에 있어서, 상기 버퍼막은 산화막으로 형성하고 상기 희생층은 질화막으로 형성하며 상기 절연물질층은 고밀도 플라즈마 산화막으로 형성하는 것이 특징인 반도체장치의 소자격리방법.The method of claim 1, wherein the buffer layer is formed of an oxide film, the sacrificial layer is formed of a nitride film, and the insulating material layer is formed of a high density plasma oxide film. 청구항 1에 있어서, 상기 절연물질층을 형성하는 단계 이후,The method of claim 1, after the forming of the insulating material layer, 상기 절연물질층을 덴시피케이션 시키는 단계를 더 포함하여 이루어진 것이 특징인반도체장치의 소자격리방법.And densifying the insulating material layer. 청구항 1에 있어서, 상기 버즈 비크는 상기 절연물질층을 덴시피케이션 시키면서 동시에 형성하는 것이 특징인 반도체장치의 소자격리방법.The method of claim 1, wherein the buzz beak is simultaneously formed while densifying the insulating material layer. 청구항 1에 있어서, 상기 버즈 비크는 850-1200℃의 공정온도와 습식, 건식 또는 수증기 분위기의 산화반응으로 형성하는 것이 특징인 반도체장치의 소자격리방법.The method of claim 1, wherein the buzz beak is formed by a process temperature of 850-1200 ° C. and an oxidation reaction in a wet, dry, or steam atmosphere.
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KR100459929B1 (en) * 2002-06-25 2004-12-03 동부전자 주식회사 Method for forming isolation layer of semiconductor device

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