KR100708530B1 - Method for preventing divot pattern during the shallow trench isolation process - Google Patents

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Abstract

본 발명은 소자분리막의 디봇 형상 방지방법에 관한 것으로, 보다 자세하게는 STI(Shallow Trench Isolation) 형성시 활성 영역 에지부의 패드 산화막 밀도가 저하되어 디봇 형상이 발생하는 바, 이를 방지하기 위해 STI 형성시 활성 영역 에지부의 패드 산화막에 틸트 임플란트(Tilt Implant)를 실시함으로써, 디봇 형성을 효과적으로 방지하고 STI 공정시 필요한 공정 단계를 줄이며, STI 공정 후 진행되는 세정공정 등에서 발생할 수 있는 모트를 억제하여 반도체 소자의 수율과 집적화를 향상시킨다.The present invention relates to a method of preventing the divot shape of an isolation layer, and more particularly, the density of the pad oxide film at the edge of the active region decreases when the shallow trench isolation (STI) is formed. By applying a tilt implant to the pad oxide film on the edge portion of the region, it is possible to effectively prevent divot formation, reduce the process steps required during the STI process, and to suppress the mott generated during the cleaning process performed after the STI process. To improve integration.

STI, 틸트, 임플란트.STI, Tilt, Implants.

Description

얕은 트랜치 소자 분리막 공정 중 디봇 형상 방지방법{Method for preventing divot pattern during the shallow trench isolation process} Method for preventing divot pattern during the shallow trench isolation process             

도 1a 내지 도 1e는 종래기술에 의한 STI 공정.1A-1E are STI processes according to the prior art.

도 2a 내지 도 2f는 본 발명에 의한 STI 공정.2a to 2f are STI process according to the present invention.

본 발명은 소자분리막의 디봇 형상 방지방법에 관한 것으로, 보다 자세하게는 얕은 트렌치 소자분리(Shallow Trench Isolation, 이하 STI) 형성시 활성 영역 가장자리부의 패드 산화막 밀도가 저하되어 디봇 형상이 발생하는 바, 이를 방지하기 위해 STI 형성시 활성 영역 에지부의 패드 산화막에 입사빔과 웨이퍼 패턴 부위와 각도를 주어 불순물 이온주입(Tilt Implant, 이하 틸트 임플란트)을 실시하는 방법에 관한 것이다.The present invention relates to a method for preventing a divot shape of an isolation layer, and more particularly, when the shallow trench isolation (STI) is formed, the density of the pad oxide film at the edge of the active region decreases, thereby preventing the divot shape. To this end, the present invention relates to a method of performing impurity ion implantation (Tilt Implant) by giving an incident beam and a wafer pattern portion and an angle to the pad oxide film at the edge of the active region during STI formation.

반도체 소자의 고집적화 경향에 따라 종래에 많이 사용되던 LOCOS(Local Oxidation of silicon) 공정은 점차 줄고, 활성 영역의 면적을 늘일 수 있는 STI 공정이 널리 사용되고 있다.In accordance with the trend toward higher integration of semiconductor devices, a LOCOS (Local Oxidation of Silicon) process, which is widely used in the past, is gradually decreasing, and an STI process that can increase the area of an active region is widely used.

STI 공정은 반도체 기판영역을 선택적으로 식각하여 소자 분리를 위한 트랜치를 형성하고 트랜치에 절연막을 채워 넣는 방법이다. 따라서 각 소자 영역은 트랜치로 분리된다. 그러나 단순한 트랜치 소자 분리방법의 경우 트랜치에 절연용 산화막을 채워넣는 과정이나 후속 열처리를 통해 기판 내부를 추가 산화시키는 현상이 발생된다. 이 때 산화에 의해 부피가 늘어나므로 기판의 결정 구조에 선결함(dislocation, 전위) 등의 손상이 발생하는 문제가 있었다.In the STI process, a semiconductor substrate region is selectively etched to form a trench for device isolation, and an insulating film is filled in the trench. Thus, each device region is divided into trenches. However, in the case of a simple trench device isolation method, the inside of the substrate is further oxidized by filling the trench with an insulating oxide film or subsequent heat treatment. At this time, since the volume increases due to oxidation, there is a problem that damage such as dislocations or dislocations occurs in the crystal structure of the substrate.

이로 인하여 USG(Undoped Silicate Glass) 또는 고밀도 플라즈마 산화막(HDP) 등의 절연막을 매립(Gap-Fill)할 때, 쉐도우 효과(Shadow effect)가 발생하게 되고, 이는 활성 영역 에지부의 패드 산화막의 밀도를 떨어뜨리게 된다.As a result, when a gap-filled insulating film such as USG (Undoped Silicate Glass) or high density plasma oxide film (HDP), a shadow effect occurs, which lowers the density of the pad oxide film at the edge of the active region. Thrown away.

이러한 가장자리 부분의 취약한 패드 산화막은 각종 세정(Pre-clean)공정 및 습식 식각 공정시 빨리 식각되어 모트(Moat)가 형성된다. 상기 모트는 험프(Hump) 현상의 중요한 발생 원인으로 이는 제거되어야 할 요소이다.The vulnerable pad oxide layer at the edge portion is quickly etched during various pre-clean processes and wet etching processes to form a moat. The mote is an important cause of the Hump phenomenon, which is an element to be removed.

도 1a 내지 도 1e는 종래기술에 있어서의 반도체 소자의 STI 공정을 설명하기 위하여 도시한 단면도이다.1A to 1E are cross-sectional views for explaining the STI process of a semiconductor device in the prior art.

도 1a을 보면, 반도체 기판(1) 상에 패드 산화막(3)을 20㎚ 이하의 두께로 성장시키고, 상기 패드 산화막(3)의 상부에 질화막(5)을 100∼300㎚의 두께로 형성한다. 연속해서, 상기 질화막의 표면에 포토레지스트막을 도포하고 패터닝하여 하부의 반도체 기판(1)을 식각하여 트랜치를 형성한다.1A, the pad oxide film 3 is grown to a thickness of 20 nm or less on the semiconductor substrate 1, and the nitride film 5 is formed on the pad oxide film 3 to a thickness of 100 to 300 nm. . Subsequently, a photoresist film is applied and patterned on the surface of the nitride film to etch the lower semiconductor substrate 1 to form a trench.

도 1b는 상기 질화막(5), 하부의 패드 산화막(3) 및 반도체 기판(1)을 소정 깊이로 식각하여 트랜치(7)를 형성하였을 때의 단면도이다.FIG. 1B is a cross-sectional view when the trench 7 is formed by etching the nitride film 5, the lower pad oxide film 3, and the semiconductor substrate 1 to a predetermined depth.

도 1c는 상기 트랜치(7)를 형성하는 과정에서 트랜치의 측벽에 발생된 손상(damage)을 복원하고, 후속 공정에서 발생하는 불순물에 의하여 트랜치(7) 내부가 오염되는 것을 방지하기 위한 측벽산화막(9)을 20㎚ 이하의 두께로 형성하였을 때의 단면도이다.FIG. 1C illustrates a sidewall oxide layer for restoring damage generated on the sidewalls of the trench during formation of the trench 7 and preventing contamination of the inside of the trench 7 by impurities generated in a subsequent process. It is sectional drawing when 9) is formed in thickness of 20 nm or less.

도 1d는 상기 트랜치(7)가 형성된 결과물 상에 화학 기상 증착(CVD: Chemical Vapor Deposition)에 의하여 형성된 산화막(11)을 적층하고 화학 기계적 연마(Chemical Mechanical Polishing)공정을 진행하여 표면의 단차를 평탄화하였을 때의 단면도이다.FIG. 1D illustrates an oxide film 11 formed by Chemical Vapor Deposition (CVD) on the resultant formed trench 7 and performing a chemical mechanical polishing process to planarize the surface level. It is sectional drawing when.

도 1e는 상기 질화막(3)을 습식 식각을 통하여 제거하고, 반도체 기판의 표면에 잔류하는 오염물을 제거하기 위하여 세정공정을 진행하였을 때의 단면도이다. 이때, 반도체 기판(1)의 표면에 잔류하는 오염물을 완전히 제거하기 위해서는 충분한 오버에칭(Over etching)이 질화막(3)을 제거하는 공정에서 진행되어야 한다. 또한, 동일한 습식식각을 진행하더라도 CVD 산화막(11)은 열산화 방식으로 형성된 산화막과 비교할 때, 식각율이 분당 2∼3배에 이른다. 이러한 오버에칭과 식각율의 차이로 인하여 최종적으로 세정공정을 마쳤을 때는 트랜치를 매립하는 CVD 산화막(11)의 가장자리가 움푹하게 들어가는 디봇(Divot, 13) 형상이 발생하게 된다.1E is a cross-sectional view when the nitride film 3 is removed by wet etching and a cleaning process is performed to remove contaminants remaining on the surface of the semiconductor substrate. In this case, in order to completely remove the contaminants remaining on the surface of the semiconductor substrate 1, sufficient over etching must be performed in the process of removing the nitride film 3. In addition, even if the same wet etching is performed, the CVD oxide film 11 has an etching rate of 2-3 times per minute as compared with the oxide film formed by the thermal oxidation method. Due to the difference between the over-etching and the etching rate, when the final cleaning process is completed, a shape of a dip 13 in which the edge of the CVD oxide film 11 filling the trench is recessed is generated.

이러한 디봇 형상은 깊이가 20㎚ 정도 발생하면 0.1V의 문턱 전압을 저하시키고, 트랜지스터의 특성에 험프(Hump) 현상을 유발하여 컷-오프(Cut-off) 특성을 악화시켜 반도체 소자의 전력 소모를 증가시키거나, 또는 공정의 작은 변화에도 트 랜지스터의 특성이 크게 변화하게 함으로써 전체적인 공정수율이나 신뢰도를 떨어뜨리는 원인이 되기도 한다.When the depth is about 20 nm, the divot shape lowers the threshold voltage of 0.1V and causes a hump phenomenon in the transistor characteristics to worsen the cut-off characteristics, thereby reducing the power consumption of the semiconductor device. Increasing or making small changes in the process can cause the transistor's characteristics to change significantly, leading to a drop in overall process yield or reliability.

따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, STI 형성시 활성 영역 가장자리부의 패드 산화막에 틸트 임플란트(Tilt Implant)를 실시함으로써, 디봇 형성을 효과적으로 방지하고 STI 공정시 필요한 공정 단계를 줄이며 모트 발생을 억제하여 반도체 소자의 수율과 집적화를 향상시키는 얕은 트랜치 소자 분리막의 디봇 형상 방지방법을 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the above disadvantages and problems of the prior art, by applying a tilt implant (Tilt Implant) to the pad oxide film of the edge of the active region when forming the STI, effectively prevent the formation of the divot and during the STI process SUMMARY OF THE INVENTION An object of the present invention is to provide a method for preventing the divot shape of a shallow trench isolation layer, which reduces necessary process steps and suppresses generation of mott to improve yield and integration of semiconductor devices.

본 발명의 상기 목적은 반도체 기판상에 패드막을 형성하는 단계; 상기 패드막 상부에 STI 영역을 정의하기 위한 마스크를 형성하고 상기 기판 상부면이 노출되도록 식각하는 단계; 상기 노출된 기판 상부면에 틸트 임플란트를 실시하는 단계; 상기 정의된 STI 영역에 트랜치를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 STI 공정 중 디봇 형상 방지방법에 의해 달성된다.The object of the present invention is to form a pad film on a semiconductor substrate; Forming a mask on the pad layer to define an STI region and etching the substrate to expose the upper surface of the substrate; Applying a tilt implant to the exposed upper surface of the substrate; And forming a trench in the STI region defined above.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.

도 2a 내지 도 2e는 본 발명에 따른 얕은 트랜치 소자 분리막의 디봇 형상 방지방법을 나타낸 단면도이다.2A to 2E are cross-sectional views illustrating a method for preventing the divot shape of the shallow trench isolation layer according to the present invention.

도 2a는 실리콘 기판(20)에 패드 산화막(21), 패드 질화막(22) 및 패드 TEOS(Tetra Ortho Silicate Glass, 23)를 증착한 후 상기 실리콘 기판(20)에 STI 형성 영역이 노출된 상태를 나타낸 단면도이다.FIG. 2A illustrates a state in which an STI formation region is exposed to the silicon substrate 20 after depositing the pad oxide layer 21, the pad nitride layer 22, and the pad TEOS (Tetra Ortho Silicate Glass) 23 on the silicon substrate 20. It is sectional drawing shown.

도 2a에 나타난 단면도를 형성하기 위한 상세한 설명은 다음과 같다.Detailed description for forming the cross-sectional view shown in Figure 2a is as follows.

먼저, 단결정 실리콘 기판(20)과 같은 반도체 기판의 전면 상에 희생막을 형성시킨다. 보다 상세하게는, 반도체 기판의 전면상에 고온 열산화 공정에 의해 패드 산화막(21)을 40 내지 150Å의 두께로 성장시킨다. 이어서, 패드 산화막(21) 상에 저압 화학 기상 증착 공정에 의해 패드 질화막(22)을 600 내지 1500Å의 두께로 적층시킨다. 여기서, 패드 산화막(21)은 반도체 기판과 패드 질화막(22)의 스트레스를 완화시켜주기 위한 것이다. 패드 질화막(22)은 후속의 화학 기계 연마(Chemical Mechanical Polishing, 이하 CMP) 공정에서 식각 정지막의 역할도 담당한다. 이어서 패드 TEOS 산화막(23)을 적층시키고, 소정의 식각 마스크(예를 들면, 감광막(PR) 패턴)를 사용하여 상기 희생막들을 건식 식각을 통해 제거함으로서 STI 형성 영역의 기판이 노출되는 것이다.First, a sacrificial film is formed on the entire surface of a semiconductor substrate such as the single crystal silicon substrate 20. More specifically, the pad oxide film 21 is grown to a thickness of 40 to 150 kPa by the high temperature thermal oxidation process on the entire surface of the semiconductor substrate. Next, the pad nitride film 22 is laminated on the pad oxide film 21 to a thickness of 600 to 1500 kPa by a low pressure chemical vapor deposition process. Here, the pad oxide film 21 is for relieving stress of the semiconductor substrate and the pad nitride film 22. The pad nitride film 22 also serves as an etch stop film in a subsequent chemical mechanical polishing (CMP) process. Subsequently, the substrate of the STI formation region is exposed by stacking the pad TEOS oxide layer 23 and removing the sacrificial layers through dry etching using a predetermined etching mask (eg, a photoresist pattern PR).

도 2b는 본 발명에 따른 틸트 임플란트 공정을 나타낸 단면도이다. 상기 식각을 통해 노출된 기판과 패드 산화막(21)의 에지부분을 틸트 임플란트 공정을 통해 이온주입된 부분(Implanted Area, 24)을 유발하는 것이다. 이 때, 공정 조건을 "AS+ 를 2E15ions/㎠ 내지 5E15ions/㎠, 40KeV 내지 50KeV(Energy), 7°틸트(tilt)" 로 하여 임플란트를 실시한다. 이어서, 도 2c와 같이, 상기 노출된 필드 영역의 기판을 반응성 이온 에칭 공정(Reactive Ion Etching, RIE) 공정을 통해 3000Å 정도의 얕은 깊이로 식각시킨다. 따라서, 기판의 필드 영역에 STI가 형성된다.Figure 2b is a cross-sectional view showing a tilt implant process according to the present invention. The edge portion of the substrate and the pad oxide layer 21 exposed through the etching is caused to cause the implanted area 24 through the tilt implant process. At this time, implantation is performed with process conditions "AS + as 2E15ions / cm <2> -5E15ions / cm <2>, 40KeV-50KeV (Energy), 7 degrees tilt". Subsequently, as illustrated in FIG. 2C, the substrate of the exposed field region is etched to a shallow depth of about 3000 μm through a reactive ion etching (RIE) process. Thus, the STI is formed in the field region of the substrate.

따라서, 노출된 기판과 패드 산화막(21)의 에지부분을 틸트 임플란트 공정을 실시함으로써, RIE에 의한 식각시 TEOS(23) 및 질화막(22)보다 상대적으로 밀도가 낮은 산화막(21)이 밀려들어가는 디봇(divot) 형상을 방지할 수 있으며, STI 형성 후 트랜치 측벽에 디봇을 방지하기 위한 소정의 공정을 추가로 진행하지 않아도 되는 것이다.Accordingly, by performing a tilt implant process on the exposed substrate and the edge portion of the pad oxide film 21, the divot in which the oxide film 21 having a relatively lower density than the TEOS 23 and the nitride film 22 is pushed in during etching by RIE is performed. (divot) shape can be prevented, and after the STI is formed, a predetermined process for preventing divot on the trench sidewalls is not necessary.

이 후, 도 2d와 같이, STI 라이너 산화막(liner Oxidation, 26)을 형성한다. 이 때 공정 조건은 900 내지 1000℃, 150 내지 200Å 정도이다. 이 때, 상기 틸트 임플란트 데미지를 받은 STI 상부 에지 부분은 정상 산화막의 약 3 내지 4배 가량 성장하게 되고, STI 라이너 산화막의 형성 두께를 상황에 맞도록 조절함으로써 STI 디봇 형상을 방지하는 것이다.Thereafter, as shown in FIG. 2D, an STI liner oxide layer 26 is formed. At this time, process conditions are about 900-1000 degreeC and 150-200 Pa. At this time, the STI upper edge portion subjected to the tilt implant damage grows about 3 to 4 times the normal oxide film, and prevents the STI dibot shape by adjusting the formation thickness of the STI liner oxide film according to the situation.

다음, 도 2e에서 볼 수 있는 바와 같이, TEOS 막(27)으로 트랜치 상부 영역을 채우고, 도 2f와 같이, CMP를 진행한 후 패드막(희생막)들을 제거하여 STI 모듈을 최종적으로 완성하게 된다.Next, as shown in FIG. 2E, the trench upper region is filled with the TEOS film 27, and as shown in FIG. 2F, the CMP is performed and the pad films (sacrifice films) are removed to finally complete the STI module. .

이 후, 연속되는 세정공정으로 인한 실리콘 계면의 모트(Moat) 발생을 효과적으로 방지할 수 있으며, 전체적인 공정상에서 반도체 소자의 집적화를 향상시키 는 것이다.After that, it is possible to effectively prevent the generation of the moat of the silicon interface due to the continuous cleaning process, and to improve the integration of the semiconductor device in the overall process.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.Although the present invention has been shown and described with reference to the preferred embodiments as described above, it is not limited to the above embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.

따라서, 본 발명의 얕은 트랜치 소자 분리막의 디봇 형상 방지방법은 STI 형성시 활성 영역 가장자리부의 패드 산화막에 틸트 임플란트(Tilt Implant)를 실시함으로써, 디봇 형성을 효과적으로 방지하고 STI 공정시 필요한 공정 단계를 줄이며, STI 공정 후 진행되는 세정공정 등에서 발생할 수 있는 모트를 억제하여 반도체 소자의 수율과 집적화를 향상시키는 효과가 있다.Therefore, the method for preventing the divot shape of the shallow trench device isolation layer of the present invention effectively prevents divot formation and reduces the process steps required for the STI process by applying a tilt implant to the pad oxide layer at the edge of the active region when forming the STI. By suppressing the mort, which may occur in the cleaning process, which is performed after the STI process, there is an effect of improving the yield and integration of semiconductor devices.

Claims (9)

STI 공정 중 디봇 형상 방지방법에 있어서,In the method for preventing the dibot shape during the STI process, 반도체 기판상에 패드 산화막 및 패드 질화막을 순차적으로 포함하는 패드막을 형성하는 단계;Forming a pad film comprising a pad oxide film and a pad nitride film sequentially on the semiconductor substrate; 상기 패드막 상부에 STI 영역을 정의하기 위한 마스크를 형성하고 상기 기판 상부면이 노출되도록 식각하는 단계;Forming a mask on the pad layer to define an STI region and etching the substrate to expose the upper surface of the substrate; 상기 노출된 기판이 패드 산화막과 접하는 상기 패드 산화막의 에지 부분에 임플란트 되도록 틸트 임플란트를 실시하는 단계;Performing a tilt implant such that the exposed substrate is implanted at an edge portion of the pad oxide film in contact with the pad oxide film; 상기 형성된 STI 영역에 트랜치를 형성하는 단계; 및Forming a trench in the formed STI region; And 상기 트렌치에 형성되며, 상기 기판과 패드 산화막이 접하는 상기 패드 산화막의 에지 부분에서 더 깊은 두께를 갖는 라이너 산화막을 형성하는 단계Forming a liner oxide film formed in the trench and having a deeper thickness at an edge portion of the pad oxide film in contact with the substrate and the pad oxide film; 를 포함하여 이루어짐을 특징으로 하는 STI 공정 중 디봇 형상 방지방법.Divot shape prevention method during the STI process, characterized in that made. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 패드 산화막은 40Å 내지 150Å의 두께로 형성됨을 특징으로 하는 STI 공정 중 디봇 형상 방지방법.The pad oxide film is formed of a thickness of 40 ~ 150 Å, the dibot shape prevention method during the STI process. 제 1 항에 있어서,The method of claim 1, 상기 패드 질화막은 600Å 내지 1500Å의 두께로 형성됨을 특징으로 하는 STI 공정 중 디봇 형상 방지방법.The pad nitride film has a thickness of 600 Å to 1500 Å, wherein the divot shape prevention method during the STI process. 제 1 항에 있어서,The method of claim 1, 상기 틸트 임플란트는 AS+를 2E15ions/㎠ 내지 5E15ions/㎠, 40 내지 50KeV(Energy), 7°로 틸트(tilt)로 실시함을 특징으로 하는 STI 공정 중 디봇 형상 방지 방법.The tilt implant is a method for preventing the dibot shape during the STI process, characterized in that the AS + 2E15ions / ㎠ to 5E15ions / ㎠, 40 to 50 KeV (Energy), tilted at 7 °. 제 1항에 있어서,The method of claim 1, 상기 STI 트렌치는 반응성 이온 에칭(RIE) 공정을 통해 형성됨을 특징으로 하는 STI 공정 중 디봇 형성 방지 방법.And the STI trench is formed by a reactive ion etching (RIE) process. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 라이너 산화막은 900 내지 1000℃, 150 내지 200Å 으로 형성함을 특징으로 하는 STI 공정 중 디봇 형상 방지방법.The liner oxide film is 900 to 1000 ℃, 150 to 200 Å characterized in that the divot shape prevention method during the STI process. 제 1 항에 있어서,The method of claim 1, 상기 트랜치 상부에 TEOS 막을 형성한 후 CMP를 진행함을 특징으로 하는 STI 공정 중 디봇 형상 방지방법.And forming a TEOS film on the trench and then performing CMP.
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* Cited by examiner, † Cited by third party
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US9934981B2 (en) 2013-09-26 2018-04-03 Varian Semiconductor Equipment Associates, Inc. Techniques for processing substrates using directional reactive ion etching
US10008384B2 (en) 2015-06-25 2018-06-26 Varian Semiconductor Equipment Associates, Inc. Techniques to engineer nanoscale patterned features using ions
US9984889B2 (en) * 2016-03-08 2018-05-29 Varian Semiconductor Equipment Associates, Inc. Techniques for manipulating patterned features using ions
US10229832B2 (en) 2016-09-22 2019-03-12 Varian Semiconductor Equipment Associates, Inc. Techniques for forming patterned features using directional ions

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010001206A (en) * 1999-06-02 2001-01-05 황인길 Shallow trench isolation manufacturing method of semiconductor devices
KR20010059185A (en) * 1999-12-30 2001-07-06 박종섭 A method for forming a field oxide of a semiconductor device
KR20040048450A (en) * 2002-12-03 2004-06-10 주식회사 하이닉스반도체 Method for manufacturing STI of semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010001206A (en) * 1999-06-02 2001-01-05 황인길 Shallow trench isolation manufacturing method of semiconductor devices
KR20010059185A (en) * 1999-12-30 2001-07-06 박종섭 A method for forming a field oxide of a semiconductor device
KR20040048450A (en) * 2002-12-03 2004-06-10 주식회사 하이닉스반도체 Method for manufacturing STI of semiconductor device

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