KR20010068596A - Develop margin improvement apparatus of bit line pair in semiconductor memory - Google Patents
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Abstract
Description
본 발명은 반도체 메모리에 관한 것으로, 특히 반도체 메모리에서 비트라인 신호쌍(BIT LINE SIGNAL PAIR)의 디벨럽 마진(Develop Margin)을 확보하여 칩(chip) 디바이스의 성능을 향상시키는 반도체 메모리에서 비트라인 신호쌍의 디벨럽 마진 개선장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory, and more particularly, to a bit line signal in a semiconductor memory that improves the performance of a chip device by securing a development margin of a bit line signal pair in a semiconductor memory. The present invention relates to a pair of development margin improving apparatus.
현재 반도체 메모리, 특히 SRAM(Static RAM) 메모리에 주로 사용되고 있는 Y-경로 스키마(scheme)는 도 1과 같은 구성을 이룬다. 상기 도 1은 종래 기술에 따른 메모리 코어 회로도로서, 상기 도 1에서 R/C(Read Operation Control) 신호, W/C(Write Operation Control) 신호, 그리고 WL(워드 라인) 신호의 조합에 의해 리드/라이트(Read/Write) 동작을 수행한다. 미리 풀 전원전압 레벨(Full VDD Level)로 프리차지(precharge) 되어 있는 비트라인(BL/BLB) 신호쌍은 리드 동작(상기 W/C 신호 '하이'와 상기 R/C 신호 '로우')의 상기 WL 신호가 로우에서 하이로 천이되는 동안 디벨럽(Develop)을 시작하게 된다. 이로 인해 상기 비트라인 신호쌍 BL 및 BLB 중 래치(latch)에 하이 데이터를 저장하고 있는 한 쪽 비트라인은 VDD를 유지하지만, 상기 래치에 로우 데이터를 저장하고 있는 다른 한 쪽 비트라인은 상기 래치의 풀 다운 트랜지스터(Pull Down Transistor) P/G를 통해 전류를 싱크(Sink)하게 된다. 이러한 종래의 메모리 코어 구조에서 비트라인 신호쌍의 디벨럽 동작이 도 2에 도시되어 있다. 상기 도 2는 종래 메모리 코어의 내부 신호간의 타이밍 다이아그램 이다. 상기 도 2에서 보여지듯이 상기 비트라인 신호쌍의 디벨러핑이 일 방향(로우 방향)으로 이루어지게 됨으로써 디벨럽 마진을 충분히 확보할 수 없으며, 결국 이로 인해 칩 동작에서의 스피드 저하를 초래하게 되는 문제점이 있었다.Currently, the Y-path scheme, which is mainly used for semiconductor memories, particularly SRAM (Static RAM) memories, has the configuration as shown in FIG. 1. FIG. 1 is a memory core circuit diagram according to the prior art. In FIG. 1, read / write is performed by a combination of a read operation control (R / C) signal, a write operation control (W / C) signal, and a WL (word line) signal. Performs a read / write operation. The bit line (BL / BLB) signal pairs precharged to the full VDD level in advance are used for read operation (the W / C signal 'high' and the R / C signal 'low'). The development starts while the WL signal transitions from low to high. As a result, one bit line storing high data in a latch among the bit line signal pairs BL and BLB maintains VDD, while the other bit line storing low data in the latch is stored in the latch. The pull down transistor (P / G) sinks current through the P / G. The development operation of the bitline signal pairs in this conventional memory core structure is shown in FIG. 2 is a timing diagram between internal signals of a conventional memory core. As shown in FIG. 2, the develping of the bit line signal pair is performed in one direction (low direction), thereby preventing sufficient development margin, which in turn causes a decrease in speed in chip operation. there was.
따라서 본 발명의 목적은 상기의 문제점을 해결하기 위하여 반도체 메모리의 비트라인 신호쌍의 디벨럽 마진을 확보하여 칩 디바이스의 성능을 향상시키는 반도체 메모리에서 비트라인 신호쌍의 디벨럽 마진 개선장치를 제공함에 있다.Accordingly, an object of the present invention is to provide an apparatus for improving the development margin of a bit line signal pair in a semiconductor memory which improves the performance of a chip device by securing the development margin of the bit line signal pair of a semiconductor memory. have.
상기 목적을 달성하기 위해 본 발명은 반도체 메모리에서 비트라인 신호쌍의 디벨럽 마진을 개선하기 위한 장치에 있어서, 데이터를 저장하는 데이터 래치부와 상기 데이터 래치부 양단에 데이터를 전달하기 위한 패스부로 구성되는 셀과; 전원전압과 연결되는 레지스터를 구비하며, 라이트 동작 제어신호에 연결되어 상기 라이트 동작 제어신호에 의거 프리차지 동작을 수행하며, 상기 초기 상태에서 상기 비트라인 신호쌍을 전원전압 레벨로부터 상기 레지스터 양단간의 드롭 전압만큼 하강된 소정 전압레벨로 프리차지 시키는 프리차지 회로와; 상기 비트라인 신호쌍의 각 비트라인에 연결되어 리드 동작 제어신호와 라이트 동작 제어신호의 제어에 의하여 리드 및 라이트 데이터 경로를 분리시키며, 리드 동작 수행시 상기 리드 데이터 경로상에 상기 데이터 래치부에 하이 데이터를 저장하고 있는 한 쪽 비트라인을 미리 프리차지 되어있던 소정 전압레벨에서 상기 전원전압 레벨로 쉬프트 시키는 리드/라이트 경로부;를 구비함을 특징으로 한다.In order to achieve the above object, the present invention provides a device for improving the development margin of a bit line signal pair in a semiconductor memory, comprising: a data latch unit for storing data and a pass unit for transferring data to both ends of the data latch unit; A cell; And a register connected to a power supply voltage, connected to a write operation control signal to perform a precharge operation based on the write operation control signal, and dropping the bit line signal pair between the resistor voltage level across the resistor in the initial state. A precharge circuit for precharging to a predetermined voltage level lowered by a voltage; It is connected to each bit line of the bit line signal pair to separate the read and write data paths under the control of a read operation control signal and a write operation control signal. And a read / write path section for shifting one bit line storing data to the power supply voltage level from a predetermined voltage level precharged.
도 1은 종래 기술에 따른 메모리 코어 회로도1 is a memory core circuit diagram according to the prior art
도 2는 종래 기술에 따른 메모리 코어의 내부 신호간의 타이밍 다이아그램2 is a timing diagram between internal signals of a memory core according to the prior art.
도 3은 본 발명에 따른 비트라인 신호쌍의 디벨럽 마진을 개선하기 위한 메모리 코어 회로도3 is a memory core circuit diagram for improving the development margin of a bit line signal pair according to the present invention;
도 4는 본 발명의 일 실시예에 따른 비트라인 신호쌍의 디벨럽 마진을 개선하기 위한 메모리 코어 회로도4 is a memory core circuit diagram for improving a development margin of a bit line signal pair according to an embodiment of the present invention.
도 5는 본 발명의 다른 실시예에 따른 비트라인 신호쌍의 디벨럽 마진을 개선하기 위한 메모리 코어 회로도5 is a memory core circuit diagram for improving a development margin of a bit line signal pair according to another embodiment of the present invention.
도 6은 본 발명에 따른 비트라인 신호쌍의 디벨럽 마진을 개선하는 메모리 코어의 내부 신호간의 타이밍 다이아그램6 is a timing diagram between internal signals of a memory core that improves the development margin of a bitline signal pair in accordance with the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100: 셀 200: 프리차지 회로100: cell 200: precharge circuit
300: 리드/라이트 패스 경로부 400: 레지스터300: lead / right pass path portion 400: register
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 하기의 설명에서 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. First of all, in adding reference numerals to the components of each drawing, it should be noted that the same components have the same reference numerals as much as possible even if they are displayed on different drawings. In addition, in the following description, numerous specific details are set forth in order to provide a more thorough understanding of the present invention, such as specific processing flows. It will be apparent to those skilled in the art that the present invention may be practiced without these specific details. Detailed descriptions of well-known functions and configurations that are determined to unnecessarily obscure the subject matter of the present invention will be omitted.
본 발명에서는 반도체 메모리에서 비트라인 신호쌍의 디벨럽 마진을 개선하기 위한 메모리 코어가 구성되는데, 본 발명에 따른 비트라인 신호쌍의 디벨럽 마진 개선장치를 구비하는 메모리 코어 회로가 도 3 내지 도 5에 도시되어 있다.In the present invention, a memory core for improving the development margin of a bit line signal pair in a semiconductor memory is constructed. A memory core circuit including a development margin improvement device for a bit line signal pair according to the present invention is illustrated in FIGS. 3 to 5. Is shown.
본 발명에 따른 메모리 코어 회로를 대표적인 도면인 도 3을 통해 설명한다. 본 발명에 따른 메모리 코어 회로는 크게 3부분으로 구분되는데, 셀(cell)(100)과 프리차지 회로(precharge circuit)(200)와 리드/라이트 경로부(300)로 구분된다.A memory core circuit according to the present invention will be described with reference to FIG. 3. The memory core circuit according to the present invention is divided into three parts, which are divided into a cell 100, a precharge circuit 200, and a read / write path part 300.
상기 메모리 코어 회로에 사용되는 신호로는 비트라인쌍(BL/BLB: Y-direction), R/C 신호, W/C 신호, RSDL/RSDLB쌍, WSDL/WSDLB쌍, WL 신호(X-direction)가 있다. 상기 셀(100)은 셀 래치부와 패스부인 패스 게이트 트랜지스터들로 구성되는데, 상기 셀 래치부는 데이터 저장장치이며, 상기 셀 래치 양단에는 데이터를 전달하기 위한 패스 게이트 트랜지스터 P/G1, P/G2가 연결되어 있으며,상기 패스 게이트 트랜지스터들은 입력신호 WL 신호에 의하여 온/오프 되는 구조를 이룬다. 상기 프리차지 회로(200)는 상기 비트라인 신호쌍을 프리차지 시키는 회로로서, PMOS 트랜지스터들(Pc, Pd, Pe)의 연결 구조를 이룬다. 또한, 상기 패스 게이트 트랜지스터 P/G1의 한 쪽 노드는 비트라인 BL에 연결되고, 패스 게이트 트랜지스터 P/G2의 한 쪽 노드는 비트라인 BLB에 연결되어 있으며, 상기 W/C 신호에 의하여 BL/BLB 신호를 소정 레벨(여기서는, VDD-Vr 레벨)로 프리차지 시키는 구조를 이룬다. 여기서, VDD는 전원전압을 의미하고, Vr은 레지스터 양단간의 드롭(drop) 되는 전압을 의미한다.Signals used in the memory core circuit include a bit line pair (BL / BLB: Y-direction), an R / C signal, a W / C signal, an RSDL / RSDLB pair, a WSDL / WSDLB pair, and a WL signal (X-direction). There is. The cell 100 includes a cell latch part and a pass gate transistor serving as a pass part. The cell latch part is a data storage device, and pass gate transistors P / G1 and P / G2 for transferring data are provided at both ends of the cell latch. The pass gate transistors have a structure of being turned on / off by an input signal WL signal. The precharge circuit 200 is a circuit for precharging the bit line signal pairs, and forms a connection structure of PMOS transistors Pc, Pd, and Pe. In addition, one node of the pass gate transistor P / G1 is connected to the bit line BL, and one node of the pass gate transistor P / G2 is connected to the bit line BLB, and the BL / BLB is connected by the W / C signal. The signal is precharged to a predetermined level (here, the VDD-Vr level). Here, VDD refers to a power supply voltage, and Vr refers to a voltage dropped across the resistor.
상기 프리차지 회로(200)의 구성을 상세히 설명하면, 전원전압 VDD가 레지스터(400)에 연결되어 있고, 상기 레지스터(400)는 PMOS 트랜지스터 Pd 및 Pe에 연결된다. 상기 PMOS 트랜지스터 Pd 및 Pe는 각각 비트라인 BL 및 BLB에 연결되며, 상기 PMOS 트랜지스터 Pd 및 Pe와 비트라인의 연결노드에 또 다른 PMOS Pc가 연결된다. 상기 PMOS 트랜지스터 Pc, Pd, Pe의 게이트 단자는 공통적으로 W/C 신호 라인에 연결되어 상기 W/C 신호에 의거 프리차지 회로를 동작한다. 상기 리드/라이트 경로부(300)는 각 비트라인에 PMOS와 NMOS가 연결되어 입력신호 R/C와 W/C 제어에 의하여 리드 및 라이트 데이터 경로가 분리되도록 구성된다.The configuration of the precharge circuit 200 will be described in detail. The power supply voltage VDD is connected to the resistor 400, and the resistor 400 is connected to the PMOS transistors Pd and Pe. The PMOS transistors Pd and Pe are connected to bit lines BL and BLB, respectively, and another PMOS Pc is connected to the connection nodes of the PMOS transistors Pd and Pe and bit lines. Gate terminals of the PMOS transistors Pc, Pd, and Pe are commonly connected to a W / C signal line to operate a precharge circuit based on the W / C signal. The read / write path unit 300 is configured such that PMOS and NMOS are connected to each bit line so that read and write data paths are separated by input signal R / C and W / C control.
이하에 상술한 본 발명에 따른 비트라인 신호쌍의 디벨럽 마진을 개선하는 메모리 코어 회로의 동작을 상세히 설명한다.Hereinafter, the operation of the memory core circuit for improving the development margin of the bit line signal pair according to the present invention described above will be described in detail.
먼저, 라이트 동작의 수행이 완료된 후, 초기 상태에서는 상기 R/C 신호는 '하이'이고 상기 W/C 신호는 '로우'로 세팅되어 있다. 이때, 상기 리드/라이트 패스부(300)의 PMOS 트랜지스터 Pa, Pb는 상기 R/C 신호를 게이트 입력으로 받으며, 상기 NMOS 트랜지스터 Na, Nb는 상기 W/C 신호를 게이트 입력으로 받으므로 모두 턴-오프 상태로 된다. 반면, 상기 W/C 신호가 '로우'이므로 상기 W/C 신호를 게이트 입력으로 받는 상기 프리차지 회로(200)의 PMOS Pc, Pd, Pe는 턴-온 상태로 인에이블(enable) 되어 상기 비트라인 쌍(BL/BLB)을 'VDD-Vr' 레벨로 프리차지 시키게 된다. 또한, 상기 WL 신호가 '로우'로 디스에이블(disable) 되어 상기 셀(100)의 패스 게이트 트랜지스터 P/G1 및 P/G2는 오프 상태가 되고, 이에 따라 상기 셀의 래치부의 양단 노드에 각각 '하이'와 '로우'가 저장되어 스탠바이(stand-by) 상태가 된다. 다음으로, 상기 R/C 신호가 '로우'이고 상기 W/C 신호가 '하이' 상태인 리드 동작(READ OPERATION) 수행시 상기 WL 신호가 '로우'에서 '하이'로 천이 되면 상기 래치에 로우 데이터(0볼트)를 저장하고 있는 한 쪽 비트라인은 상기 래치의 풀 다운 트랜지스터를 통해 차지(charge)를 싱크(sink)하면서 '로우' 방향으로 디벨럽 되고, 상기 래치에 하이 데이터(VDD)를 저장하고 있는 다른 한 쪽 비트라인은 래치에 저장되어 있는 하이 데이터가 상기 패스 게이트 트랜지스터를 거쳐 나오면서 상기 초기상태에서 상기 프리차지 회로(200)를 통해 미리 프리차지 되어 있던 'VDD-Vr' 전압 레벨과의 차지 파이팅(charge fighting)을 통하여 상기 VDD 레벨로 쉬프트(SHIFT) 하게 되면서 상기 비트라인 신호쌍의 디벨럽 마진을 증대시키게 된다. 이렇게 증대된 상기 비트라인 신호쌍의 디벨럽 마진은 다음 단의 로컬 센스 증폭기(Local Sense Amplifier)의 이득(gain)을 증대시키게 되며, 결국 사이클 타임에 제한되는 스피드 저하요인을 제거하여 디바이스 성능을 향상시킬 수 있게 된다.First, after the completion of the write operation, in the initial state, the R / C signal is set to 'high' and the W / C signal is set to 'low'. In this case, the PMOS transistors Pa and Pb of the read / write pass unit 300 receive the R / C signal as the gate input, and the NMOS transistors Na and Nb receive the W / C signal as the gate input, so that they are both turned-on. It turns off. On the other hand, since the W / C signal is 'low', PMOS Pc, Pd and Pe of the precharge circuit 200 receiving the W / C signal as a gate input are enabled in a turn-on state so that the bit is enabled. The line pair BL / BLB is precharged to the 'VDD-Vr' level. In addition, the WL signal is 'low' and the pass gate transistors P / G1 and P / G2 of the cell 100 are turned off. 'High' and 'low' are stored and in a stand-by state. Next, when the WL signal transitions from 'low' to 'high' during the read operation when the R / C signal is 'low' and the W / C signal is 'high', the latch is low. One bit line, which stores data (0 volts), is developed in the 'low' direction while sinking a charge through the pull-down transistor of the latch and high data (VDD) is applied to the latch. The other bit line stores the high data stored in the latch through the pass gate transistor and the 'VDD-Vr' voltage level previously precharged through the precharge circuit 200 in the initial state. Shifting to the VDD level through charge fighting of increases the development margin of the bit line signal pair. The increased margin margin of the bitline signal pair increases the gain of the next local Sense Amplifier, which in turn improves device performance by eliminating speed degradations that are limited by cycle time. You can do it.
한편, 상기 레지스터(400)는 바람직한 실시예로서 도 4 및 도 5에 도시되어 있는 바와 같이 구성할 수 있는데, 일 실시예에 따른 상기 도 4와 같이 NMOS Nr을 사용할 수도 있고, 다른 실시예에 따른 상기 도 5와 같이 PMOS Pr을 사용할 수도 있다. 상기 NMOS Nr을 사용하는 경우 상기 NMOS Nr의 드레인 단자가 전원전압 VDD에 연결되고, 소오스 단자는 PMOS Pd, Pe에 연결되며, 게이트 단자가 드레인 단자와 전원전압 VDD의 연결노드에 연결된다. 이로써 프리차지 동작시 상기 레지스터 NMOS Nr을 통과한 전압은 상기 NMOS Nr의 전압 드롭에 의해 'VDD-Vr'이 된다. 또한, 상기 PMOS Pr을 사용하는 경우 상기 PMOS Pr의 소오스 단자가 전원전압 VDD에 연결되고, 드레인 단자는 상기 PMOS Pd, Pe에 연결되며, 게이트 단자가 접지전압으로 연결된다. 이로써 프리차지 동작시 상기 레지스터 PMOS Pr을 통과한 전압은 상기 PMOS Pr의 전압 드롭에 의해 'VDD-Vr'이 된다.On the other hand, the register 400 can be configured as shown in Figures 4 and 5 as a preferred embodiment, as shown in Figure 4 according to one embodiment may use NMOS Nr, according to another embodiment PMOS Pr may be used as shown in FIG. 5. When the NMOS Nr is used, the drain terminal of the NMOS Nr is connected to the power supply voltage VDD, the source terminal is connected to the PMOS Pd and Pe, and the gate terminal is connected to the drain node and the connection node of the power supply voltage VDD. Thus, in the precharge operation, the voltage passing through the resistor NMOS Nr becomes 'VDD-Vr' due to the voltage drop of the NMOS Nr. In addition, when the PMOS Pr is used, the source terminal of the PMOS Pr is connected to the power supply voltage VDD, the drain terminal is connected to the PMOS Pd and Pe, and the gate terminal is connected to the ground voltage. Thus, in the precharge operation, the voltage passing through the resistor PMOS Pr becomes 'VDD-Vr' due to the voltage drop of the PMOS Pr.
도 3 내지 도 5를 통해 상술한 비트라인 신호쌍의 디벨럽 마진 개선을 개선하는 메모리 코어 회로 동작에 따른 비트라인 신호쌍에 대한 디벨럽 타이밍이 도 6에 도시되어 있다. 상기 도 6에 도시된 타이밍도를 보면 초기상태에서 상기 비트라인쌍은 VDD-Vr 레벨로 프리차지 되어 있다. 그러다가 리드 동작 수행시 상기 WL 신호가 로우에서 하이로 천이되면 디벨럽을 시작하게 되는데, 하이 데이터를 갖는 한 쪽 비트라인은 VDD 레벨까지 상승되어 디벨럽 마진을 확보함을 알 수 있다.The development timing for the bit line signal pair according to the operation of the memory core circuit which improves the development margin improvement of the bit line signal pair described above with reference to FIGS. 3 to 5 is shown in FIG. 6. Referring to the timing diagram shown in FIG. 6, the bit line pair is precharged to the VDD-Vr level in an initial state. Then, when the WL signal transitions from low to high during the read operation, the development starts. When the bit line having the high data is raised to the VDD level, it can be seen that the development margin is secured.
이상에서 상술한 본 발명의 상세한 설명에서는 구체적인 실시예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.In the detailed description of the present invention described above, specific embodiments have been described, but various modifications are possible without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the scope of the following claims, but also by the equivalents of the claims.
상술한 바와 같이 본 발명은 반도체 메모리의 비트라인 신호쌍의 디벨럽 마진을 충분히 확보할 수 있도록 프리차지 회로에 레지스터를 구비하여 비트라인 신호쌍의 디벨럽 마진을 개선함으로써 칩 디바이스의 성능을 향상시킬 수 있는 이점이 있다.As described above, the present invention improves the performance of the chip device by improving the development margin of the bit line signal pair by providing a register in the precharge circuit to sufficiently secure the development margin of the bit line signal pair of the semiconductor memory. There is an advantage to this.
Claims (3)
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20100729 Year of fee payment: 5 |
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| LAPS | Lapse due to unpaid annual fee |