KR20010065786A - Chip scale package - Google Patents

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KR20010065786A
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김성호
이익재
장채규
정관호
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박종섭
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Abstract

PURPOSE: A chip scale package is provided to prevent an encapsulant projected from a surface of a substrate by reducing an interval between a wire bonding land of the substrate and a bond pad of a semiconductor chip. CONSTITUTION: An insulating layer is formed on a substrate(20). An upper metal pattern(22) and a lower metal pattern are formed on an upper face and a lower face of the insulating layer, respectively. A via hole is formed on the insulating layer. A solder resist is applied on the upper face and the lower face of the insulating layer. A window slot is formed on the insulating layer and the solder resist. A wire bonding slot is formed by removing partially the lower portion of the solder resist and the insulating layer. A semiconductor chip(10) is adhered on the structure by using an elastic layer(30) such as a liquid rubber. A bond pad of the semiconductor chip(10) is connected with an exposed upper metal pattern(22) by a metal wire(40). The window slot and the wire bonding slot are buried by using an encapsulant(50). A solder ball(60) is mounted on a ball land of the lower metal pattern.

Description

칩 스캐일 패키지{CHIP SCALE PACKAGE}Chip scale package {CHIP SCALE PACKAGE}

본 발명은 칩 스캐일 패키지에 관한 것으로서, 보다 구체적으로는 패키지의 전체 크기에 대해 반도체 칩이 점유하는 크기 비율이 80% 이상이 되는 칩 스캐일 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip scale package, and more particularly, to a chip scale package in which the size ratio of the semiconductor chip to the total size of the package is 80% or more.

패키지의 한 예로서, 가장 범용으로 사용되고 있는 에스오제이(SOJ:Small Outline J-lead) 타입이 있고, 특수한 경우에 사용하는 지프(ZIP: Zigzag Inline Package) 타입이 있으며, 또 규격화되고 있는 메모리 카드(memory card)에 적합하도록 구성된 티에스오피(TSOP: Thin Small Outline Package) 타입 등이 있다.An example of a package is a small outline J-lead (SOJ) type that is most commonly used, and a Zigzag Inline Package (ZIP) type that is used in a special case. There is a Thin Small Outline Package (TSOP) type that is configured to be suitable for a memory card.

이러한 패키지 제조 방법을 개략적으로 설명하면 다음과 같다.The manufacturing method of such a package is briefly described as follows.

먼저, 웨이퍼를 스크라이빙 라인을 따라 절단하는 소잉(sawing) 공정을 진행하여 개개의 반도체 칩으로 분리한 다음, 리드 프레임의 인너 리드를 각 반도체 칩에 부착하는 다이 어태치 공정을 진행한다.First, a sawing process of cutting a wafer along a scribing line is performed to separate the semiconductor chips into individual semiconductor chips, and then a die attach process of attaching the inner lead of the lead frame to each semiconductor chip is performed.

이후, 일정 온도에서 일정 시간 동안 큐어링(curing)을 실시한 후, 반도체 칩의 패드와 리드 프레임의 인너 리드를 금속 와이어로 상호 연결시켜 전기적으로 연결시키는 와이어 본딩 공정을 수행한다.Subsequently, after curing for a predetermined time at a predetermined temperature, a wire bonding process is performed in which the pad of the semiconductor chip and the inner lead of the lead frame are interconnected with metal wires to be electrically connected to each other.

와이어 본딩이 끝나면, 봉지제를 사용하여 반도체 칩을 몰딩하는 몰딩 공정을 수행한다. 이와 같이 반도체 칩을 몰딩해야만, 외부의 열적, 기계적 충격으로 부터 반도체 칩을 보호할 수가 있는 것이다.After the wire bonding is finished, a molding process of molding a semiconductor chip using an encapsulant is performed. Only by molding the semiconductor chip in this way, can the semiconductor chip be protected from external thermal and mechanical shocks.

상기와 같은 몰딩 공정이 완료된 후에는 아우터 리드을 도금하는 플래팅 공정, 아우터 리드를 지지하고 있는 댐바를 절단하는 트림 공정 및 기판에 실장이 용이하도록 아우터 리드를 소정 형태로 절곡 형성하는 포밍 공정을 진행하여, 패키지를 제조한다.After the above molding process is completed, a plating process for plating the outer lead, a trimming process for cutting the dam bar supporting the outer lead, and a forming process for bending the outer lead into a predetermined shape to facilitate mounting on the substrate are performed. Manufacture the package.

이러한 공정으로 제작되는 일반적인 패키지에 대해, 패키지의 경박화를 위해 제시된 칩 스캐일 패키지는 기판에 실장되는 수 개의 솔더 볼이 어레이식으로 배열된 구조로 이루어진다. 이러한 구조의 종래의 칩 스캐일 패키지의 3가지 예가 도 1 내지 도 3에 도시되어 있다.For a typical package fabricated by this process, the chip scale package presented for the thinning of the package has a structure in which several solder balls mounted on a substrate are arranged in an array form. Three examples of conventional chip scale packages of this structure are shown in FIGS.

먼저, 도 1에 도시된 바와 같이, 본드 패드가 표면에 배치된 반도체 칩(1a)의 밑면에 접착층(6a)을 매개로 기판(2a)이 접착되어 있다. 기판(2a)에 배열된 금속 패턴(7a)과 본드 패드가 금속 와이어(3a)에 의해 전기적으로 연결되어 있다. 반도체 칩(1a)의 상부와 측부 전체가 봉지제(4a)로 봉지되어 있다. 기판(2a) 밑면을 통해 노출된 금속 패턴 부분에 솔더 볼(5a)이 마운트되어 있다.First, as shown in FIG. 1, the substrate 2a is adhered to the bottom surface of the semiconductor chip 1a on which the bond pads are disposed on the surface via the adhesive layer 6a. The metal pattern 7a and the bond pads arranged on the substrate 2a are electrically connected by the metal wire 3a. The whole upper part and the side part of the semiconductor chip 1a are sealed by the sealing agent 4a. The solder ball 5a is mounted on the metal pattern portion exposed through the bottom surface of the substrate 2a.

도 2에 도시된 패키지에서는, 기판(2b)이 접착층(7b)을 매개로 반도체 칩(1b)의 표면에 접착되어 있다. 기판(2b)의 금속 패턴(8b)과 본드 패드가 금속 와이어(3b)로 전기적으로 연결되어 있다. 한편, 기판(2b) 상부면에는 금속 패턴의 볼 랜드가 노출되도록 솔더 레지스트(6b)가 도포되어 있다. 와이어 본딩 영역이 봉지제(4b)로 봉지되는데, 금속 와이어(3b)의 높이 때문에 봉지제(4b) 표면은 솔더 레지스트(6b) 표면보다 돌출되어 있다. 노출된 금속 패턴의 볼 랜드에 솔더 볼(5b)이 마운트되어 있다.In the package shown in FIG. 2, the board | substrate 2b is adhere | attached on the surface of the semiconductor chip 1b via the contact bonding layer 7b. The metal pattern 8b of the board | substrate 2b and the bond pad are electrically connected with the metal wire 3b. On the other hand, the solder resist 6b is apply | coated so that the ball land of a metal pattern may be exposed on the upper surface of the board | substrate 2b. The wire bonding region is encapsulated with the encapsulant 4b. The encapsulant 4b surface protrudes more than the solder resist 6b surface because of the height of the metal wire 3b. The solder balls 5b are mounted on the ball lands of the exposed metal patterns.

한편, 도 3에서는, 반도체 칩(1c)의 표면에 접착층(6c)을 매개로 접착된 기판(2c)이 다층 구조로 이루어진다. 기판(2c) 표면에 배열된 금속 패턴(7c)과 본드패드가 금속 와이어(3c)에 의해 전기적으로 연결되어 있다. 와이어 본딩 영역이 봉지제(4c)로 봉지되는데, 도 2와 같이 봉지제(4c) 표면도 기판(2c) 표면보다 돌출되어 있다. 기판(2c) 표면으로부터 노출된 금속 패턴의 볼 랜드에 솔더 볼(5c)이 마운트되어 있다.Meanwhile, in FIG. 3, the substrate 2c bonded to the surface of the semiconductor chip 1c via the adhesive layer 6c has a multilayer structure. The metal pattern 7c and the bond pads arranged on the surface of the substrate 2c are electrically connected by the metal wires 3c. The wire bonding region is encapsulated with the encapsulant 4c. The encapsulant 4c surface also protrudes from the surface of the substrate 2c as shown in FIG. The solder ball 5c is mounted on the ball land of the metal pattern exposed from the surface of the board | substrate 2c.

그런데, 도 1에 도시된 패키지에서는 본드 패드 방향과 솔더 볼 방향이 정반대이기 때문에, 와이어 본딩 공정 진행시 와이어 길이가 길어지는 공정상의 단점을 안고 있다.However, in the package illustrated in FIG. 1, since the bond pad direction and the solder ball direction are opposite to each other, the process length of the wire bonding process is increased.

도 2에 도시된 패키지에서는, 본드 패드와 솔더 볼이 동일 방향을 향하고 있으므로 상기된 단점을 해소된다. 그러나, 와이어 본딩 높이 때문에, 봉지제가 기판보다 돌출되므로, 작은 크기의 솔더 볼을 사용할 경우, 실장시 솔더 볼의 접합 면적이 축소되어, 솔더 볼의 접합 불량이 유발된다. 또한, 돌출된 봉지제로 인해서, 패키지 테스트시 소켓 제작의 어려움이 있다. 그리고, 돌출된 봉지제로 인해 패키지 두께가 두꺼워지게 된다.In the package shown in Fig. 2, the above described disadvantages are eliminated since the bond pads and the solder balls face the same direction. However, because of the wire bonding height, since the encapsulant protrudes from the substrate, when a solder ball of a small size is used, the bonding area of the solder ball is reduced during mounting, resulting in poor solder ball bonding. In addition, due to the protruding encapsulant, there is a difficulty in making the socket during the package test. And, the thickness of the package becomes thick due to the protruding encapsulant.

그리고, 도 3에 도시된 패키지에서 기판이 다층 구조이기 때문에 패키지 가격이 상승한다는 새로운 문제점이 발생되며, 다층 기판으로 인해 패키지 두께가 두꺼워지는 근본적인 문제점을 갖고 있다.In addition, a new problem arises in that the package price is increased because the substrate is a multilayer structure in the package shown in FIG. 3, and the package thickness is increased due to the multilayer substrate.

또한, 도 1 내지 도 3에 도시된 패키지에서는 기판과 반도체 칩간의 접착제가 에폭시인데, 이 에폭시는 열적 응력에 대한 저항력이 낮고 또한 수분 함유 비율도 높다. 이로 인하여, 기판과 반도체 칩간의 계면에서 박리 현상이 발생되고, 또한 팝-코닝(pop-corning) 현상이 발생된다. 여기서, 팝-코닝 현상이란 에폭시가 갖는 수분이 열에 의해 증기화되면서 팽창되어, 상승된 내부압에 의해 계면에서 크랙이 발생되는 현상을 말한다.In addition, in the package shown in Figs. 1 to 3, the adhesive between the substrate and the semiconductor chip is an epoxy, which has a low resistance to thermal stress and a high water content. As a result, a peeling phenomenon occurs at the interface between the substrate and the semiconductor chip, and also a pop-corning phenomenon occurs. Here, the pop-corning phenomenon refers to a phenomenon in which the moisture of the epoxy is expanded while vaporizing by heat, so that cracks are generated at the interface due to an elevated internal pressure.

따라서, 본 발명은 종래의 칩 스캐일 패키지가 안고 있는 제반 문제점들을 해소하기 위해 안출된 것으로서, 봉지제가 기판으로부터 돌출되지 않도록 하여, 솔더 볼의 접합 면적 축소를 방지하여 솔더 볼의 접합 강도 약화를 방지할 수 있으면서, 두께 감소를 실현하고 아울러 테스트 소켓 제작도 용이하게 할 수 있는 칩 스캐일 패키지를 제공하는데 목적이 있다.Accordingly, the present invention has been made in order to solve all the problems of the conventional chip scale package, so that the encapsulant does not protrude from the substrate, preventing the reduction of the bonding area of the solder ball to prevent weakening the bonding strength of the solder ball. It is an object of the present invention to provide a chip scale package that can achieve thickness reduction while facilitating test socket fabrication.

본 발명의 다른 목적은, 기판은 단층으로 구성하여, 기판 가격을 낮출 수 있게 하는데 있다.Another object of the present invention is to provide a substrate with a single layer, so that the substrate price can be reduced.

본 발명의 또 다른 목적은, 기판과 반도체 칩의 접착 물질을 열적 응력에 대한 저항력도 높으면서 수분 함유량도 낮은 물질로 대체하여, 박리 현상과 팝-코닝 현상을 방지하는데 있다.Still another object of the present invention is to replace the adhesive material between the substrate and the semiconductor chip with a material having a high resistance to thermal stress and a low moisture content, thereby preventing peeling and pop-corning.

도 1 내지 도 3은 종래 칩 스캐일 패키지의 3가지 유형을 나타낸 단면도.1 to 3 are cross-sectional views illustrating three types of conventional chip scale packages.

도 4 내지 도 21은 본 발명의 실시예 1에 따른 칩 스캐일 패키지를 제조 공정 순서대로 나타낸 도면.4 to 21 illustrate chip scale packages according to Embodiment 1 of the present invention in the order of manufacturing process;

도 22는 본 발명의 실시예 2에 따른 칩 스캐일 패키지를 나타낸 단면도.Fig. 22 is a sectional view showing a chip scale package according to Embodiment 2 of the present invention.

도 23은 본 발명의 실시예 3에 따른 칩 스캐일 패키지를 나타낸 단면도.Fig. 23 is a sectional view showing a chip scale package according to Embodiment 3 of the present invention.

도 24는 본 발명의 실시예 4에 따른 칩 스캐일 패키지를 나타낸 단면도.Fig. 24 is a sectional view showing a chip scale package according to Embodiment 4 of the present invention.

- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-

10 ; 반도체 칩 20 ; 기판10; Semiconductor chip 20; Board

21 ; 절연층 22 ; 상부 금속 패턴21; Insulating layer 22; Upper metal pattern

23 ; 하부 금속 패턴 24 ; 비아홀23; Bottom metal pattern 24; Via Hole

25 ; 금속막 26 ; 솔더 레지스트25; Metal film 26; Solder resist

27 ; 윈도우 슬롯 30 ; 탄성층27; Window slot 30; Elastic layer

40 ; 금속 와이어 50 ; 봉지제40; Metal wire 50; Encapsulant

60 ; 솔더 볼60; Solder ball

상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 칩 스캐일 패키지는 다음과 같은 구성으로 이루어진다.In order to achieve the above object, the chip scale package according to the present invention has the following configuration.

기판은 절연층을 포함한다. 절연층의 상하면에 금속 패턴이 형성된다. 절연층에는 비아홀이 관통 형성되고, 비아홀의 내벽에 금속막이 도금되어, 상하 금속 패턴이 금속막을 매개로 전기적으로 연결된다. 절연층의 상하에 솔더 레지스트가 도포되는데, 하부 금속 패턴의 볼 랜드는 솔더 레지스트로부터 노출된다. 절연층과상하 솔더 레지스트에 윈도우 슬롯이 관통 형성되어, 상부 금속 패턴의 측면이 윈도우 슬롯의 측벽을 통해 노출된다. 하부 솔더 레지스트와 절연층이 일부 제거되어 와이어 본딩 슬롯이 형성되고, 윈도우 슬롯의 측벽을 통해 노출된 상부 금속 패턴의 표면이 노출된다.The substrate includes an insulating layer. Metal patterns are formed on the upper and lower surfaces of the insulating layer. Via holes are formed in the insulating layer, and a metal film is plated on the inner wall of the via hole, so that upper and lower metal patterns are electrically connected through the metal film. Solder resist is applied above and below the insulating layer, and the ball land of the lower metal pattern is exposed from the solder resist. A window slot is formed through the insulating layer and the upper and lower solder resist, so that the side surface of the upper metal pattern is exposed through the side wall of the window slot. The lower solder resist and the insulating layer are partially removed to form wire bonding slots, exposing the surface of the upper metal pattern exposed through the sidewalls of the window slots.

이러한 구조의 기판 표면에 액상 고무와 같은 탄성층을 매개로 반도체 칩이 접착된다. 반도체 칩의 본드 패드와 노출된 상부 금속 패턴이 금속 와이어를 매개로 전기적으로 연결된다. 윈도우 슬롯 내부가 봉지제로 봉지되어, 봉지제 표면이 기판 밑면과 동일 평면을 이룬다. 하부 금속 패턴의 볼 랜드에 솔더 볼이 마운트된다.The semiconductor chip is bonded to the surface of the substrate having such a structure through an elastic layer such as liquid rubber. The bond pad of the semiconductor chip and the exposed upper metal pattern are electrically connected through the metal wire. The inside of the window slot is encapsulated with an encapsulant such that the encapsulant surface is coplanar with the substrate bottom. Solder balls are mounted on the ball lands of the lower metal pattern.

상기된 본 발명의 구성에 의하면, 본드 패드와 금속 패턴간의 간격이 줄어들어 와이어 본딩 높이가 낮아지게 되므로써, 봉지제가 기판으로부터 돌출되지 않게 된다. 따라서, 솔더 볼의 접합 면적이 봉지제로 인해 축소되는 현상이 방지되고, 패키지 두께가 얇아지게 되며, 또한 테스트 소켓 제작도 용이해진다. 그리고, 단층 기판이 사용되므로, 패키지 가격을 낮출 수가 있게 된다. 특히, 기판과 반도체 칩간의 접착제로 고무와 같은 탄성층이 사용되므로써, 열적 응력에 대한 저항력이 강화되고 또한 팝-코닝 현상도 억제된다.According to the above-described configuration of the present invention, the gap between the bond pad and the metal pattern is reduced and the wire bonding height is lowered, so that the encapsulant does not protrude from the substrate. Therefore, the phenomenon in which the solder area of the solder ball is reduced due to the encapsulant is prevented, the package thickness becomes thin, and the test socket is also easily manufactured. And since a single | mono layer board | substrate is used, package price can be reduced. In particular, by using an elastic layer such as rubber as the adhesive between the substrate and the semiconductor chip, the resistance to thermal stress is enhanced and the pop-corning phenomenon is also suppressed.

이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.Best Mode for Carrying Out the Invention Preferred embodiments of the present invention will now be described based on the accompanying drawings.

도 4 내지 도 21은 본 발명에 따른 칩 스캐일 패키지를 제조 공정 순서대로 나타낸 도면이다.4 to 21 are diagrams showing the chip scale package according to the present invention in the order of manufacturing process.

먼저, 도 4 내지 도 21에 도시된 순서에 따라 기판(20)을 제작한다. 도 4 및이에 대한 단면도인 도 5에 도시된 바와 같이, 기판(20)은 절연층(21)의 상하면에 구리와 같은 금속판(22,23)이 부착된 구조로 이루어진다. 이러한 구조의 기판(20)에 비아홀(24)을 관통 형성한다. 그런 다음, 도 6에 도시된 바와 같이 기판(20)에 대해 도금을 실시하면, 금속판(22,23)의 전체 표면과 비아홀(24) 내벽에 금속막(25)이 도금된다. 따라서, 비아홀(24)의 내벽에 도금된 금속막(25)에 의해 상하 금속판(22,23)이 전기적으로 연결된다.First, the substrate 20 is manufactured in the order shown in FIGS. 4 to 21. As shown in FIG. 4 and a cross-sectional view of FIG. 4, the substrate 20 has a structure in which metal plates 22 and 23, such as copper, are attached to upper and lower surfaces of the insulating layer 21. The via hole 24 is formed through the substrate 20 having the above structure. Then, as shown in FIG. 6, when the substrate 20 is plated, the metal film 25 is plated on the entire surfaces of the metal plates 22 and 23 and the inner walls of the via holes 24. Accordingly, the upper and lower metal plates 22 and 23 are electrically connected by the metal film 25 plated on the inner wall of the via hole 24.

이어서, 도 7 및 이에 대한 단면도인 도 8에 도시된 바와 같이, 상하 금속판(22,23)을 식각하여 금속 패턴(22,23)을 형성한다. 이러한 패터닝에 의해서, 상부 금속 패턴(22)은 금속 와이어가 연결되는 와이어 본딩 랜드를 갖게 되고, 하부 금속 패턴(23)은 솔더 볼이 마운트되는 볼 랜드를 갖게 된다. 한편, 각 금속 패턴(22,23)의 전도성 향상을 위해, 니켈/금으로 각 금속 패턴(22,23)을 도금하는 것이 바람직하다.Subsequently, as illustrated in FIG. 7 and a cross-sectional view of FIG. 8, the upper and lower metal plates 22 and 23 are etched to form metal patterns 22 and 23. By this patterning, the upper metal pattern 22 has wire bonding lands to which metal wires are connected, and the lower metal pattern 23 has ball lands on which solder balls are mounted. On the other hand, in order to improve the conductivity of each metal pattern (22, 23), it is preferable to plate each metal pattern (22, 23) with nickel / gold.

그런 다음, 상하 금속 패턴(22,23) 절연을 위해, 도 9 및 이에 대한 단면도인 도 10과 같이, 절연층(21)의 상하에 솔더 레지스트(26)을 도포한다. 그러면, 비아홀(24) 내부도 솔더 레지스트(26)로 매립된다. 이어서, 도 10에 도시된 바와 같이, 하부 금속 패턴(23)의 볼 랜드가 노출되도록, 솔더 레지스트(26)의 해당 부위를 식각한다.Then, in order to insulate the upper and lower metal patterns 22 and 23, the solder resist 26 is applied to the upper and lower portions of the insulating layer 21 as shown in FIG. 9 and a cross-sectional view thereof. Then, the inside of the via hole 24 is also filled with the solder resist 26. Subsequently, as shown in FIG. 10, the corresponding portion of the solder resist 26 is etched to expose the ball lands of the lower metal pattern 23.

그런 다음, 도 11 및 이에 대한 단면도인 도 12에 도시된 바와 같이, 기판(20)에 윈도우 슬롯(27)을 형성한다. 그러면, 상부 금속 패턴(22)의 와이어 본딩 랜드 측면이 윈도우 슬롯(27)의 측벽을 통해 노출된다.Next, as shown in FIG. 11 and a cross-sectional view of FIG. 12, a window slot 27 is formed in the substrate 20. Then, the wire bonding land side of the upper metal pattern 22 is exposed through the side wall of the window slot 27.

전술된 바와 같이, 와이어 본딩 랜드가 금속 와이어가 연결되는 부분이다. 따라서, 와이어 본딩 랜드의 표면이 노출되어야 와이어 본딩이 가능하므로, 이를 위해서 도 13 및 이에 대한 단면도인 도 14에 도시된 바와 같이, 기판(20)의 밑면으로부터 해당 위치에 있는 하부 솔더 레지스트(26)와 절연층(21) 부분을 기계적 또는 화학적으로저 가공하여 와이어 본딩 슬롯(28)을 형성하므로써, 이 와이어 본딩 슬롯(28)을 통해 와이어 본딩 랜드를 노출시킨다. 도 15는 도 13의 XV 부위를 확대 도시한 것으로서, 도시된 바와 같이 와이어 본딩 랜드의 표면이 절연층(21)으로부터 노출되어 있다.As mentioned above, the wire bonding land is the portion to which the metal wire is connected. Therefore, wire bonding is possible only when the surface of the wire bonding land is exposed. Thus, as shown in FIG. 13 and a cross-sectional view of FIG. The portion of the insulating layer 21 is mechanically or chemically processed to form the wire bonding slot 28, thereby exposing the wire bonding land through the wire bonding slot 28. FIG. 15 is an enlarged view of the XV region of FIG. 13, and the surface of the wire bonding land is exposed from the insulating layer 21 as shown.

이상과 같이 기판(20)을 제작한 후, 도 16과 같이 액상 러버와 같은 탄성층(30)을 기판(20) 표면에 도포한다. 그런 다음, 도 17과 같이 복수개의 반도체 칩(10)을 그의 본드 패드가 하부를 향하도록 기판(20) 표면에 탄성층(30)을 매개로 접착한다. 즉, 본 발명에서는 기판(20)과 반도체 칩(10)의 접착제로서 기존의 에폭시 대신에 액상 러버 또는 접착 테이프와 같은 탄성층(30)이 사용된다. 이러한 재질의 탄성층(30)은 명칭대로 에폭시보다는 높은 탄성을 가지므로 열적 응력에 대한 저항력이 강하고, 또한 수분 함유량도 적어서 팝-코닝 현상도 억제할 수 있는 잇점이 있다.After the substrate 20 is manufactured as described above, an elastic layer 30 such as a liquid rubber is applied to the surface of the substrate 20 as shown in FIG. 16. Then, as shown in FIG. 17, the plurality of semiconductor chips 10 are bonded to the surface of the substrate 20 by the elastic layer 30 so that the bond pads thereof face downward. That is, in the present invention, an elastic layer 30 such as a liquid rubber or an adhesive tape is used as the adhesive of the substrate 20 and the semiconductor chip 10 instead of the existing epoxy. Since the elastic layer 30 made of such a material has a higher elasticity than epoxy as its name, the elastic layer 30 has a strong resistance to thermal stress, and also has a low moisture content, thereby reducing the pop-corning phenomenon.

계속해서, 도 18에 도시된 바와 같이, 금속 와이어(40)로 상부 금속 패턴(22)의 노출된 와이어 본딩 랜드와 반도체 칩(10)의 본드 패드를 전기적으로 연결한다. 이때, 와이어 본딩 랜드는 본드 패드에 인접하게 배치되어 있으므로, 금속 와이어(40)의 높이가 기판(20)으로부터 돌출되지 않게 된다.18, the exposed wire bonding lands of the upper metal patterns 22 and the bond pads of the semiconductor chip 10 are electrically connected with the metal wires 40. At this time, since the wire bonding land is disposed adjacent to the bond pad, the height of the metal wire 40 does not protrude from the substrate 20.

따라서, 도 19에 도시된 바와 같이, 봉지제(50)로 윈도우 슬롯(27)과 와이어 본딩 슬롯(28) 내부를 매립하여 봉지하게 되면, 봉지제(50)는 기판(20) 표면으로부터 돌출되지 않고 기판(20) 표면과 동일 평면을 이루게 된다. 그러므로, 봉지제(50)가 솔더 볼의 접촉 면적을 축소시키는 현상이 방지되고, 또한 봉지제(50)로 인해 패키지의 두께가 증가되는 것도 방지된다.Therefore, as shown in FIG. 19, when the window slot 27 and the wire bonding slot 28 are encapsulated with the encapsulant 50, the encapsulant 50 does not protrude from the surface of the substrate 20. Instead, it is coplanar with the surface of the substrate 20. Therefore, the phenomenon that the encapsulant 50 reduces the contact area of the solder ball is prevented, and the increase in the thickness of the package due to the encapsulant 50 is also prevented.

그런 다음, 도 20과 같이 솔더 볼(60)을 하부 금속 패턴(23)의 볼 랜드에 마운트한 후, 각 반도체 칩(10) 사이 부분을 절단하면, 도 21에 도시된 본 발명의 실시예 1에 따른 칩 스캐일 패키지가 완성된다.Then, as shown in FIG. 20, after mounting the solder balls 60 on the ball lands of the lower metal patterns 23 and cutting the portions between the semiconductor chips 10, Embodiment 1 of the present invention illustrated in FIG. 21 is performed. The chip scale package according to this is completed.

[실시예 2]Example 2

도 22는 본 발명의 실시예 2에 따른 칩 스캐일 패키지를 스택형으로 구성한 것을 나타낸 단면도이다.FIG. 22 is a cross-sectional view illustrating the stack structure of the chip scale package according to the second embodiment of the present invention. FIG.

도 22에 도시된 바와 같이, 도 21에 도시된 패키지에 다른 반도체 칩(70)이 적층된다. 즉, 상기된 반도체 칩(10)의 밑면에 접착제(71)를 매개로 다른 반도체 칩(70)이 접착되는데, 이 반도체 칩(70)의 본드 패드는 하부를 향한다. 한편, 기판(20)의 양측 밑면에는 와이어 본딩 패드(29)가 형성되고, 이 와이어 본딩 패드(29)와 하부 반도체 칩(70)의 본드 패드가 금속 와이어(72)에 의해 전기적으로 연결된다. 상하 반도체 칩(10,70)의 하부와 측면 그리고 와이어 본딩 영역이 봉지제(73)로 봉지된다.As shown in FIG. 22, another semiconductor chip 70 is stacked in the package shown in FIG. 21. That is, another semiconductor chip 70 is bonded to the bottom surface of the semiconductor chip 10 through the adhesive 71, and the bond pad of the semiconductor chip 70 faces downward. Meanwhile, wire bonding pads 29 are formed on both bottom surfaces of the substrate 20, and the wire bonding pads 29 and the bond pads of the lower semiconductor chip 70 are electrically connected by the metal wires 72. Lower and side surfaces of the upper and lower semiconductor chips 10 and 70 and the wire bonding region are encapsulated with the encapsulant 73.

[실시예 3]Example 3

도 23은 본 발명의 실시예 3에 따른 칩 스캐일 패키지를 나타낸 단면도로서,실시예 1에 따른 칩 스캐일 패키지를 도시한 도 21과 비교하면, 봉지제(50)가 반도체 칩(10)의 전체를 둘러싸도록 봉지된다. 이와 같이 하면, 외부로부터의 충격에 대해 반도체 칩(10)의 내구성이 강화되고, 또한 반도체 칩(10)으로부터 수분 침투를 방지할 수 있다.FIG. 23 is a cross-sectional view illustrating a chip scale package according to a third exemplary embodiment of the present invention. Compared to FIG. 21, which illustrates the chip scale package according to the first exemplary embodiment, the encapsulant 50 may cover the entire semiconductor chip 10. It is enclosed to enclose. In this way, the durability of the semiconductor chip 10 is enhanced against impact from the outside, and moisture ingress can be prevented from the semiconductor chip 10.

[실시예 4]Example 4

도 24는 본 발명의 실시예 4에 따른 칩 스캐일 패키지를 나타낸 단면도로서, 도 23과 비교해보면, 반도체 칩(10)의 밑면에는 봉지제(50)가 위치하지 않아서, 반도체 칩(10)의 밑면이 노출된 상태이다. 이와 같이 하면, 패키지의 두께를 줄일 수가 있으며 아울러 반도체 칩(10)에서 발생되는 열을 신속하게 방출시킬 수 있는 잇점이 있다.24 is a cross-sectional view illustrating a chip scale package according to a fourth exemplary embodiment of the present invention. Compared with FIG. 23, the encapsulant 50 is not disposed on the bottom surface of the semiconductor chip 10, and thus the bottom surface of the semiconductor chip 10. This is an exposed state. In this manner, the thickness of the package can be reduced and the heat generated from the semiconductor chip 10 can be quickly released.

이상에서 설명한 바와 같이 본 발명에 의하면, 기판의 와이어 본딩 랜드와 반도체 칩의 본드 패드간의 거리가 인접하게 되므로써, 금속 와이어의 본딩 높이가 기판 표면보다 낮게 유지된다. 따라서, 와이어 본딩 영역을 봉지하는 봉지제가 기판 표면으로부터 돌출되지 않게 된다. 그러므로, 봉지제의 돌출로 인한 패키지 두께의 증가가 방지되고, 또한 솔더 볼의 실장 면적 축소도 방지된다. 아울러, 패키지 테스트시, 테스트 소켓 제작도 용이해진다.As described above, according to the present invention, since the distance between the wire bonding land of the substrate and the bond pad of the semiconductor chip is adjacent, the bonding height of the metal wire is kept lower than the substrate surface. Thus, the encapsulant encapsulating the wire bonding region does not protrude from the substrate surface. Therefore, an increase in the package thickness due to the protrusion of the encapsulant is prevented, and a reduction in the mounting area of the solder ball is also prevented. In addition, test sockets are made easier during package testing.

그리고, 기판이 단층 구조가 되므로써, 기판 가격이 낮아지게 되고, 결과적으로 패키지 제조 비용을 경감할 수가 있게 된다.As the substrate becomes a single layer structure, the substrate price is lowered, and as a result, the package manufacturing cost can be reduced.

특히, 본 발명에서는 기판과 반도체 칩 접착용으로 액상 러버와 같은 탄성층이 사용되므로써, 열적 응력에 대한 흡수 기능이 강화되어, 솔더 볼의 접합 강도가 강화된다. 또한, 상기된 재질의 탄성층은 수분 함유량이 기존의 에폭시보다 적으므로, 팝-코닝 현상도 억제된다.In particular, in the present invention, an elastic layer such as a liquid rubber is used for bonding the substrate and the semiconductor chip, so that the absorption function against thermal stress is enhanced, and the bonding strength of the solder ball is enhanced. In addition, the elastic layer of the above-described material is less moisture content than the conventional epoxy, the pop-corning phenomenon is also suppressed.

이상에서는 본 발명에 의한 칩 스캐일 패키지를 실시하기 위한 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.In the above, a preferred embodiment for implementing a chip scale package according to the present invention has been illustrated and described, but the present invention is not limited to the above-described embodiment, without departing from the gist of the present invention as claimed in the following claims. Various modifications can be made by those skilled in the art to which the present invention pertains.

Claims (3)

비아홀이 형성된 절연층을 포함하고, 상기 절연층의 상하면에 와이어 본딩 랜드와 볼 랜드를 각각 갖는 상하 금속 패턴이 형성되며, 상기 상하 금속 패턴은 비아홀 내벽에 도금된 금속막에 의해 전기적으로 연결되고, 상기 절연층의 상하에 절연성 솔더 레지스트가 도포되고 상기 하부 금속 패턴의 볼 랜드는 절연성 솔더 레지스트로부터 노출되며, 상기 절연층과 솔더 레지스트에는 상부 금속 패턴의 와이어 본딩 랜드 측면이 노출되는 윈도우 슬롯이 형성되며, 상기 윈도우 슬롯의 측벽에는 상부 금속 패턴의 와이어 본딩 랜드 표면을 노출시키는 와이어 본딩 슬롯이 형성된 기판;An insulating layer having a via hole formed thereon, and upper and lower metal patterns having wire bonding lands and ball lands are formed on upper and lower surfaces of the insulating layer, and the upper and lower metal patterns are electrically connected to each other by a metal film plated on an inner wall of the via hole. Insulating solder resist is applied above and below the insulating layer, and the ball land of the lower metal pattern is exposed from the insulating solder resist, and the insulating layer and the solder resist are formed with window slots for exposing side surfaces of the wire bonding lands of the upper metal pattern. A substrate having a wire bonding slot formed on a sidewall of the window slot to expose a wire bonding land surface of an upper metal pattern; 상기 기판의 표면에 도포된 탄성층;An elastic layer applied to the surface of the substrate; 상기 탄성층을 매개로 기판 표면에 접착된 반도체 칩;A semiconductor chip bonded to a surface of the substrate via the elastic layer; 상기 윈도우 슬롯과 와이어 본딩 슬롯을 통해서 상기 반도체 칩의 본드 패드와 상부 금속 패턴의 와이어 본딩 랜드 표면 사이에 연결된 금속 와이어;A metal wire connected between the bond pad of the semiconductor chip and a wire bonding land surface of an upper metal pattern through the window slot and a wire bonding slot; 상기 금속 와이어가 노출되지 않도록 윈도우 슬롯과 와이어 본딩 슬롯 내부에 매립되어, 상기 기판 표면과 동일 평면을 이루는 봉지제; 및An encapsulant buried in the window slot and the wire bonding slot such that the metal wire is not exposed to form a plane with the surface of the substrate; And 상기 하부 금속 패턴의 볼 랜드에 마운트된 솔더 볼을 포함하는 것을 특징으로 하는 칩 스캐일 패키지.And a solder ball mounted on the ball land of the lower metal pattern. 제 1 항에 있어서, 상기 봉지제가 반도체 칩 전체를 둘러싸는 것을 특징으로하는 칩 스캐일 패키지.The chip scale package according to claim 1, wherein the encapsulant surrounds the entire semiconductor chip. 제 1 항에 있어서, 상기 봉지제는 반도체 칩의 측면을 둘러싸서, 상기 반도체 칩의 밑면이 외부로 노출된 것을 특징으로 하는 칩 스캐일 패키지.The chip scale package of claim 1, wherein the encapsulant surrounds a side surface of the semiconductor chip, and the bottom surface of the semiconductor chip is exposed to the outside.
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