KR20010065116A - Chip scale semiconductor package - Google Patents
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Abstract
Description
본 발명은 칩 스케일 패키지(Chip Scale Package;CSP)에 관한 것으로써, 더욱 상세하게는 보다 열방출 성능을 향상시킨 새로운 형태의 칩 스케일 패키지에 관한 것이다.The present invention relates to a chip scale package (CSP), and more particularly to a new type of chip scale package with improved heat dissipation performance.
최근 반도체 집적회로 소자의 집적도 증가에 따라 점차 입출력 핀 수가 증가되고 있음과 함께 그 실장면적은 최소한으로 이룰 수 있도록 하는 소형화가 더불어 요구되고 있다.Recently, as the degree of integration of semiconductor integrated circuit devices increases, the number of input / output pins gradually increases, and miniaturization is required to achieve a minimum mounting area.
이러한 요구에 부응하기 위해 전체적인 반도체 패키지의 크기가 반도체칩(10)의 크기와 대략 비슷한 정도를 이루는 칩 스케일 패키지(Chip Scale Package;CSP)가 개발되기에 이르렀다.In order to meet these demands, chip scale packages (CSPs) have been developed in which the overall size of the semiconductor package is approximately the same as that of the semiconductor chip 10.
이하, 상기와 같은 CSP의 구조에 대하여 도시한 도 1 및 도 2를 참고하여 보다 구체적으로 설명하면 다음과 같다.Hereinafter, the structure of the CSP as described above will be described in more detail with reference to FIGS. 1 and 2.
일반적으로 CSP는 중앙부를 따라 다수의 패드(pad)(11)를 갖는 반도체칩(10)과, 이 반도체칩(10)의 상면에 접착부재(adhesive)(20)로 부착된 상태로써 다수의 볼랜드부(ball land area)(31)를 갖는 필름(film)(30)과, 상기 반도체칩(10)의 패드(11)와 필름(30)의 각 볼랜드부(31) 간을 전기적으로 연결하는 와이어(wire)(40)와, 상기 필름(30)의 각 볼랜드부(31)에 융착된 상태로 연결되어 반도체 패키지를 마더 보드(도시는 생략함)와 같은 외부 단자와 전기적으로 접속될 수 있도록 하는 다수의 솔더볼(solder ball)(50)로 크게 이루어진다.In general, the CSP is a semiconductor chip 10 having a plurality of pads 11 along a central portion thereof, and a plurality of borlands attached to an upper surface of the semiconductor chip 10 by an adhesive member 20. A film 30 having a ball land area 31 and a wire electrically connecting the pad 11 of the semiconductor chip 10 to each of the borland portions 31 of the film 30. (wire) 40 and fused to each borland portion 31 of the film 30 so that the semiconductor package can be electrically connected to an external terminal such as a motherboard (not shown). It is made of a large number of solder balls (50).
이 때, 상기 필름(30)에는 반도체칩(10)의 각 패드(11)에 대응하는 와이어본딩부(32)가 형성되어 있고, 상기 와이어본딩부(32)는 회로패턴의 역할을 수행하는 트레이스(trace)(33)를 통해 각 볼랜드부(31)와 전기적으로 연결되어 있음에 따라 상기 반도체칩(10)의 신호가 각 볼랜드부(31)에 융착되는 솔더볼(50)로 전달됨이 가능하다.In this case, a wire bonding portion 32 corresponding to each pad 11 of the semiconductor chip 10 is formed in the film 30, and the wire bonding portion 32 serves as a trace pattern. By being electrically connected to each borland portion 31 through a trace 33, the signal of the semiconductor chip 10 may be transmitted to the solder ball 50 fused to each borland portion 31.
그리고, 와이어(40)로써 연결된 반도체칩(10)의 패드(11) 및 필름(30)의 각 와이어본딩부(32)가 위치된 측은 수지봉지부(60)에 의해 몰딩됨으로써 외부 환경으로부터의 보호를 받게 된다.In addition, the pad 11 of the semiconductor chip 10 connected by the wire 40 and the side where the respective wire bonding portions 32 of the film 30 are located are molded by the resin encapsulation portion 60 to be protected from the external environment. Will receive.
한편, 통상의 반도체 패키지는 반도체칩(10)으로부터 발생되는 열로 인한 전체적인 성능의 저하가 치명적인 문제점으로 지적되고 있음을 고려할 때 전술한 바와 같은 종래 CSP는 반도체칩(10)의 저면을 외부로 노출시킴으로써 이와 같은 문제점을 해결하고자 하였다.On the other hand, in the case of the conventional semiconductor package, the degradation of the overall performance due to heat generated from the semiconductor chip 10 is pointed out as a fatal problem, the conventional CSP as described above by exposing the bottom surface of the semiconductor chip 10 to the outside We tried to solve this problem.
그러나, 일반적으로 반도체칩(10)으로부터 발생되는 열은 그 패드(11)를 통해 와이어(40) 및 필름(30)의 각 트레이스(33)로 대부분 전도됨을 고려할 때 전술한 바와 같은 CSP의 형태는 그다지 큰 효과를 주지 못하여 이 반도체칩(10)을 통해 전도되는 열에 의해 반도체칩(10)의 성능 저하를 다시 유발하게 된 문제점을 발생하게 되었다.However, in general, considering that heat generated from the semiconductor chip 10 is mostly conducted through the pad 11 to the respective traces 33 of the wire 40 and the film 30, the shape of the CSP as described above is There was a problem that caused the degradation of the performance of the semiconductor chip 10 again by the heat conducting through the semiconductor chip 10 did not give a very large effect.
그리고, 전술한 바와 같은 종래 CSP는 반도체칩(10)의 패드(11)와 필름(30)의 볼랜드부(31) 상면이 서로 동일 평면상에 존재하고 있음에 따라 상호간의 연결을 위한 와이어의 높이가 높아질 수 밖에 없었고, 이는 수지봉지부(60)의 전체적인 높이를 상승시키게 된 요인이 되어 전체적인 패키지의 높이가 높아지게 된 문제점을 유발하게 되었다.In addition, in the conventional CSP as described above, as the pad 11 of the semiconductor chip 10 and the upper surface of the ball land portion 31 of the film 30 are present on the same plane, the height of the wires for connection between them is increased. There was no choice but to increase, which caused the overall height of the resin encapsulation unit 60 to increase the overall height of the package.
즉, 수지봉지부(60)의 높이가 높음에 따라 각 볼랜드부(31)에 융착된 솔더볼(50)의 높이가 상기 수지봉지부(60)의 높이에 비해 높아질 수 밖에 없음으로 인해 전체적인 패키지의 높이 상승을 유발하게 된 것이다.That is, as the height of the resin encapsulation part 60 is high, the height of the solder ball 50 fused to each borland part 31 is inevitably higher than the height of the resin encapsulation part 60. It caused a rise in height.
또한, 반도체칩(10)의 출력 신호를 빠르게 전달하기 위해서는 상기 반도체칩(10)의 패드(11)와 필름(30)의 각 와이어본딩부(32)간 거리가 최대한 짧아야 함에도 불구하고, 전술한 바와 같이 와이어(40)의 높이 증가로 인한 그 길이의 증가로 인하여 출력 신호 전달이 느리게 이루어진 문제점을 유발하게 되었다.In addition, although the distance between the pad 11 of the semiconductor chip 10 and the wire bonding portions 32 of the film 30 should be as short as possible in order to quickly transmit the output signal of the semiconductor chip 10, As a result of the increase in the length due to the increase in the height of the wire 40 has caused a problem that the output signal transmission is slow.
본 발명은 상기와 같은 종래 문제점을 해결하기 위해 안출한 것으로써, 열방출을 극대화함과 함께 반도체칩의 출력 신호를 최대한 빨리 외부 장비로의 전달을 이룰 수 있도록 한 새로운 구조의 CSP형 반도체 패키지를 제공함으로써 반도체칩의성능을 극대화 할 수 있도록 하는데 그 목적이 있다.The present invention has been made to solve the above-mentioned conventional problems, to maximize the heat dissipation and to provide a CSP-type semiconductor package of a new structure that can deliver the output signal of the semiconductor chip to external equipment as soon as possible Its purpose is to maximize the performance of semiconductor chips.
도 1 은 일반적인 CSP형 반도체 패키지를 나타낸 평면도1 is a plan view showing a typical CSP type semiconductor package
도 2 는 도 1의 Ⅰ-Ⅰ선 단면도2 is a cross-sectional view taken along line II of FIG. 1.
도 3 은 본 발명의 제1실시예에 따른 CSP형 반도체 패키지를 나타낸 평면도3 is a plan view showing a CSP type semiconductor package according to the first embodiment of the present invention;
도 4 는 도 3의 Ⅱ-Ⅱ선 단면도4 is a cross-sectional view taken along the line II-II of FIG. 3.
도 5 는 본 발명의 제2실시예에 따른 CSP형 반도체 패키지를 나타낸 평면도5 is a plan view showing a CSP type semiconductor package according to a second embodiment of the present invention;
도 6 은 도 5의 Ⅲ-Ⅲ선 단면도6 is a cross-sectional view taken along the line III-III of FIG. 5.
도 7 은 도 4의 “A”부를 확대하여 나타낸 요부 단면도FIG. 7 is an enlarged sectional view showing main parts of the portion “A” of FIG. 4.
도 8 은 본 발명의 제3실시예에 따른 CSP형 반도체 패키지를 나타낸 단면도8 is a cross-sectional view illustrating a CSP type semiconductor package according to a third embodiment of the present invention.
도 9 는 본 발명의 제4실시예에 따른 CSP형 반도체 패키지를 나타낸 평면도9 is a plan view illustrating a CSP type semiconductor package according to a fourth embodiment of the present invention.
도 10 은 도 9의 Ⅳ-Ⅳ선 단면도10 is a cross-sectional view taken along the line IV-IV of FIG. 9.
도 11 은 본 발명의 제5실시예에 따른 CSP형 반도체 패키지를 나타낸 요부 분해 사시도11 is an exploded perspective view showing main parts of a CSP type semiconductor package according to a fifth embodiment of the present invention;
도 12 는 도 11의 Ⅴ-Ⅴ선 단면도12 is a cross-sectional view taken along the line VV of FIG.
도 13 은 본 발명의 제6실시예에 따른 CSP형 반도체 패키지의 요부를 확대하여 나타낸 평면도13 is an enlarged plan view of a main portion of a CSP type semiconductor package according to a sixth embodiment of the present invention;
도 14 는 도 13의 다른 실시예를 나타낸 요부 평면도14 is a plan view illustrating main parts of another embodiment of FIG. 13;
도 15 는 본 발명의 제7실시예에 따른 CSP형 반도체 패키지를 나타낸 평면도15 is a plan view showing a CSP type semiconductor package according to the seventh embodiment of the present invention
도 16 은 도 15의 Ⅵ-Ⅵ선 단면도FIG. 16 is a cross-sectional view taken along the line VI-VI of FIG. 15
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
110. 반도체칩 130. 리드110. Semiconductor chip 130. Lead
131. 볼랜드부 132. 와이어본딩부131. Borland part 132. Wire bonding part
150. 솔더볼 570. 그라운드 리드150.Solder Ball 570. Ground Lead
상기한 목적을 달성하기 위한 본 발명의 형태에 따르면 다수의 열을 이루면서 배열된 다수의 패드를 갖는 반도체칩과; 이 반도체칩의 상면에 접착부재로 부착되어 다수의 볼랜드부를 가지고, 그 일단은 상기 반도체칩의 각 패드와 전기적으로 연결됨과 함께 이 전기적으로 연결되는 부위의 두께는 다른 부위의 두께에 비해 얇게 형성된 다수의 도전성 리드와; 상기 리드의 각 볼랜드부에 융착된 다수의 외부 단자 접속용 솔더볼과; 상기 반도체칩의 패드와 리드간의 접속부위를 외부 환경으로부터 보호함과 함께 리드의 상면 모서리 부위의 일부는 외부로 노출되도록 형성된 수지봉지부;를 포함하여서 됨을 특징으로 하는 칩 스케일 반도체 패키지를 제공한다.According to an aspect of the present invention for achieving the above object and a semiconductor chip having a plurality of pads arranged in a plurality of rows; The semiconductor chip is attached to the upper surface of the semiconductor chip with a plurality of borland parts, one end of which is electrically connected to each pad of the semiconductor chip, and the thickness of the electrically connected part is thinner than that of other parts. A conductive lead; Solder balls for connecting a plurality of external terminals fused to the respective borland portions of the leads; And a resin encapsulation portion formed to expose a portion of the upper edge portion of the lead to the outside while protecting the connection portion between the pad and the lead of the semiconductor chip from an external environment.
이하, 본 발명의 각 실시예를 도시한 도 3 내지 도 16을 참조로 하여 더욱 상세히 설명하면 다음과 같다.Hereinafter, the embodiments of the present invention will be described in more detail with reference to FIGS. 3 to 16.
우선, 도시한 도 3는 본 발명의 제1실시예에 따른 CSP형 반도체 패키지를 나타낸 평면도이고, 도 4는 도 3의 Ⅱ-Ⅱ선을 단면하여 나타낸 단면도이다.First, FIG. 3 is a plan view showing a CSP type semiconductor package according to the first embodiment of the present invention, and FIG. 4 is a cross-sectional view showing the II-II line of FIG.
즉, 본 발명의 제1실시예는 반도체칩(110)의 상면에 접착부재(120)에 의해 부착되는 각 리드(130)의 일부를 반도체 패키지 외부로 노출되도록 하고, 이 리드(130)의 각 부위중 반도체칩(110)의 패드(111)와 전기적으로 연결되는 와이어본딩부(132)의 높이를 대체적으로 낮게 형성하여서 된 것이다.That is, according to the first embodiment of the present invention, a part of each lead 130 attached to the upper surface of the semiconductor chip 110 by the adhesive member 120 is exposed to the outside of the semiconductor package, and each of the leads 130 The height of the wire bonding part 132 electrically connected to the pad 111 of the semiconductor chip 110 is formed to be substantially low.
이 때, 상기 리드의 볼랜드부(131) 배열은 2열로 이루어진 것을 그 실시예로하고 있으나 굳이 이에 한정되지는 않으며, 본 발명의 제2실시예로 도시한 도 5 및 도 6과 같이 볼랜드부(131)의 배열이 적어도 3열 이상으로 이루어진 반도체 패키지에도 그 적용이 가능하다.In this case, the arrangement of the lead land portion 131 of the lead is made of two columns, but the embodiment is not limited thereto. As shown in FIG. 5 and FIG. 6, the borland portion ( The same applies to a semiconductor package in which the arrangement of 131 is at least three rows or more.
그리고, 리드(130)의 일부가 외부로 노출될 수 있음은 반도체칩(110)의 패드(111)와 리드(130)간의 접속부위를 외부 환경으로부터 보호하기 위한 수지봉지부(160)를 상기 리드(130)의 볼랜드부(131) 외측면을 포함하여 상기 리드(130)의 일부 부위만을 봉지하도록 형성함으로써 가능하다.In addition, a part of the lead 130 may be exposed to the outside of the resin encapsulation part 160 to protect the connection portion between the pad 111 and the lead 130 of the semiconductor chip 110 from the external environment. It is possible by forming a portion of the lead 130 to be encapsulated, including the outer surface of the ball land portion 131 of the 130.
또한, 리드(130)의 각 부위중 볼랜드부(131)를 이루는 부위만을 높게 형성할 수 있음은 상기 볼랜드부(131)가 형성된 부위를 제외한 여타 부위를 에칭 등의 방법을 이용하여 식각 함으로써 가능하다.In addition, it is possible to form only a portion of the lead 130, which constitutes the borland portion 131, by etching the other portions except for the portion where the borland portion 131 is formed by etching or the like. .
이 때, 상기 볼랜드부(131)의 상면에는 도시한 도 7과 같이 그 내측 방향으로 요입된 요입홈(131a)을 형성함으로써 이에 융착되는 솔더볼(150)의 부착이 보다 원활히 이루어질 수 있도록 함과 함께 그 고정이 더욱 안정적으로 이루어질 수 있도록 솔더볼(150)과의 부착면적을 확장함이 더욱 바람직하다.At this time, the upper surface of the ball land portion 131 as shown in Figure 7 shown in Fig. 7 to form a concave indentation groove 131a to be attached to the solder ball 150 to be fused to this, and more smoothly It is more preferable to expand the attachment area with the solder ball 150 so that the fixing is more stable.
상기에서 요입홈(131a)의 깊이는 그 저면이 리드(133)의 상면 높이와 동일한 위치에 까지 형성하거나 혹은 이 리드(130)의 상면 높이에 까지는 이르지 않도록 형성할 수 있는 등 대략 솔더볼(150)의 크기를 고려하여 형성하며, 이에 대한 구체적인 수치 한정은 생략하며, 이와 같은 구성에 대한 한정 역시 생략한다.In the above, the depth of the recess groove 131a may be formed so that the bottom surface thereof may be formed at the same position as the upper surface height of the lead 133 or not reach the height of the upper surface of the lead 130. It is formed in consideration of the size of, the specific numerical limitation thereof is omitted, and the limitation on such a configuration is also omitted.
상기와 같은 구성을 이루는 본 발명은 기 전술한 바와 같이 리드(130)의 일부가 외부로 노출됨에 따라 이 리드(130)를 통해 전달되는 반도체칩(110)의 열이보다 원활히 외부로 방출될 수 있게 된다.As described above, the present invention having the configuration described above allows a portion of the lead 130 to be exposed to the outside so that the heat of the semiconductor chip 110 transferred through the lead 130 can be more smoothly discharged to the outside. do.
그리고, 리드(130)의 와이어본딩부(132) 높이가 종래에 비해 낮게 형성됨으로써 이 부위와 반도체칩(110)의 패드(111) 간 거리가 단축되어 상기 반도체칩(110)의 신호 전달이 상기와 같이 단축된 거리만큼 신속히 이루어질 수 있게 된다.In addition, since the height of the wire bonding portion 132 of the lead 130 is lower than that of the related art, the distance between the portion and the pad 111 of the semiconductor chip 110 is shortened, so that the signal transmission of the semiconductor chip 110 is performed. As can be made quickly as a shortened distance.
상기에서 리드(130)는 굳이 일반적인 도전성 리드로 한정되지는 않으며, 이에 준하는 필름의 트레이스 등을 이용하여도 전술한 리드로 구성하여 얻게 되는 효과와 대체적으로 동일하게 얻을 수 있다.The lead 130 is not necessarily limited to the general conductive lead, and can be obtained in the same manner as the effect obtained by configuring the lead as described above even using a trace of the film or the like corresponding thereto.
또한, 전술한 바와 같은 구성을 이루는 본 발명은 와이어본딩 방식이 아닌 리드본딩 방식으로 제조된 반도체 패키지에도 그 적용이 가능하다.In addition, the present invention having the configuration described above can be applied to a semiconductor package manufactured by a lead bonding method rather than a wire bonding method.
즉, 본 발명의 제3실시예로 도시한 도 8과 같이 리드(230) 혹은 이에 준하는 리드가 반도체칩(210)의 패드(211)에 직접 연결되어 이루어진 반도체 패키지에도 그 적용이 가능한 것이다.That is, as shown in FIG. 8 of the third embodiment of the present invention, the lead 230 or a corresponding lead is also applicable to a semiconductor package in which the lead is directly connected to the pad 211 of the semiconductor chip 210.
한편, 도시한 도 9 및 도 10은 본 발명의 각 구성중 리드(330)의 노출을 보다 넓은 영역에 까지 이루도록 구성한 본 발명의 제4실시예를 나타내고 있다.Meanwhile, FIGS. 9 and 10 show a fourth embodiment of the present invention in which the lead 330 is exposed to a wider area in each configuration of the present invention.
즉, 수지봉지부(360)를 리드(330)의 볼랜드부(331) 외측면에 까지만 형성되도록 함으로써 반도체칩(310)의 열방출 효과를 극대화한 것이다.That is, the heat dissipation effect of the semiconductor chip 310 is maximized by forming the resin encapsulation part 360 only on the outer surface of the ball land part 331 of the lead 330.
또한, 도시한 도 11 및 도 12은 볼랜드부(431)가 위치되는 부위의 두께가 여타 리드(430)의 각 부위 높이에 비해 높게 구성하기 위한 본 발명의 제5실시예에 대한 도면이다.11 and 12 are views of a fifth embodiment of the present invention for configuring the thickness of the portion where the borland portion 431 is positioned to be higher than the height of each portion of the other leads 430.
즉, 기 전술한 본 발명의 기본적인 구성에서와 같이 볼랜드부(431)가 위치된 부위만을 식각하는 것이 아니라 리드(430)의 전체적인 두께를 얇게 형성하고, 별도로 제조한 볼랜드부(431)를 각 리드(430)의 적정 부위에 부착함으로써 이 리드(430)의 제조비용을 저감시킬 수 있다.That is, as in the above-described basic configuration of the present invention, not only the portion where the borland portion 431 is located is etched, but the overall thickness of the lead 430 is formed thinly, and the separately manufactured borland portion 431 is formed in each lead. By attaching to the appropriate part of 430, the manufacturing cost of this lead 430 can be reduced.
상기와 같이 형성되는 별도의 볼랜드부(431)는 도시한 바와 같이 전체적으로 원통형으로 구성하거나 혹은, 도시하지는 않았지만 그 상면에 소정의 요입홈이 형성된 원기둥으로 형성할 수 있다.The separate borland portion 431 formed as described above may be formed in a cylindrical shape as a whole, or may be formed as a cylinder having a predetermined recessed groove formed on an upper surface thereof, although not illustrated.
그리고, 바람직하기로는 이 볼랜드부(431)의 폭이 도시한 도 13과 같이 리드(430)의 폭에 비해 넓게 형성함이 보다 원활한 솔더볼(450)의 부착을 수행할 수 있으며, 이 때 리드(430)의 각 부위중 수지봉지부(460)를 기준으로 하여 외부환경에 노출되는 부위는 도 14와 같이 볼랜드부(431)의 폭과 대략 동일한 폭을 이루도록 형성함으로서 그 열방출 효과를 극대화 시킬 수 있다.Preferably, the width of the ball land portion 431 is wider than the width of the lead 430 as shown in FIG. 13, so that the solder ball 450 may be more smoothly attached. The portion exposed to the external environment based on the resin encapsulation portion 460 among the portions of 430 is formed to have a width substantially equal to the width of the borland portion 431 as shown in FIG. 14, thereby maximizing its heat dissipation effect. have.
그리고, 상기와 같은 볼랜드부(431)의 형상은 전체적으로 원형이나 혹은, 다각형 중 어느 형상으로 구성하여도 무방하다.In addition, the shape of the above-mentioned borland portion 431 may be configured in a circular or polygonal shape as a whole.
한편, 도시한 도 15 및 도 16은 반도체칩(510)의 접지 역할을 수행할 수 있도록 한 그라운드 리드(570)를 더 형성한 형태를 나타낸 본 발명의 제6실실예에 대한 도면이다.15 and 16 illustrate a sixth exemplary embodiment of the present invention in which a ground lead 570 is further formed to serve as a ground of the semiconductor chip 510.
이 때, 상기 그라운드 리드(570)의 끝단은 여타 리드(530)의 끝단과 동일하게 외부에 대하여 노출되도록 구성함으로써 반도체칩(510)의 열방출 효과를 더불어 이룰 수 있도록 하였다.In this case, the end of the ground lead 570 is configured to be exposed to the outside in the same way as the other end of the lead 530 to achieve the heat dissipation effect of the semiconductor chip 510.
한편, 본 발명에 따른 각 실시예의 구성 중 외부 환경에 대하여 노출된 상태를 이루게 되는 부위 즉, 리드의 외부 노출 부위에는 외부 환경의 화학적 반응에 불감하도록 옥시데이션(oxidation)을 실시하거나 혹은 니켈(Ni) 등으로 플레이팅(plating)함이 바람직하며, 이에 대한 도시는 생략한다.On the other hand, the portion of the configuration of each embodiment according to the present invention, that is, the parts exposed to the external environment, that is, the exposed portion of the lead is subjected to oxidation (oxidation) or nickel (Ni Plating) is preferable, and the illustration thereof is omitted.
이상에서 설명한 바와 같이 본 발명은 리드를 구성하는 볼랜드부의 상면 높이에 비해 와이어본딩부의 높이가 비교적 낮게 형성되고, 이에 와이어로써 연결되는 반도체칩의 패드 상면 높이 역시 상기 와이어본딩부와 대략 동일 평면상에 존재될 수 있다.As described above, in the present invention, the height of the wire bonding portion is relatively lower than the height of the upper surface of the borland portion constituting the lead, and the height of the upper surface of the pad of the semiconductor chip connected by the wire is also substantially on the same plane as the wire bonding portion. Can exist.
이에 따라 전체적인 와이어의 높이가 낮아져 수지봉지부의 돌출 높이가 대략 볼랜드부의 높이와 동일 평면상에 존재할 수 있게 됨으로써 전체적인 반도체 패키지의 높이를 감소시키게 된 효과가 있다.Accordingly, the height of the entire wire is lowered, so that the height of protrusion of the resin encapsulation portion may be coplanar with the height of the borland portion, thereby reducing the height of the overall semiconductor package.
또한, 전술한 바와 같이 와이어의 높이가 낮아짐과 함께 그 길이 역시 짧아짐에 따라 반도체칩의 출력 신호를 리드가 빠르게 전달받게 됨으로써 출력 신호 전달이 단축된 효과가 있다.In addition, as described above, as the height of the wire is lowered and the length thereof is also shortened, the output signal of the semiconductor chip is quickly received, thereby reducing the output signal transmission.
그리고, 상기와 같은 각 리드의 일단이 외부로 노출된 상태를 이룸으로써 반도체칩으로부터 전달되는 열의 외부방출을 보다 원활히 이루게 된 효과 역시 있다.In addition, since one end of each lead is exposed to the outside, heat dissipation of heat transferred from the semiconductor chip may be more smoothly achieved.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0064930A KR100379560B1 (en) | 1999-12-29 | 1999-12-29 | chip scale semiconductor package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0064930A KR100379560B1 (en) | 1999-12-29 | 1999-12-29 | chip scale semiconductor package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010065116A true KR20010065116A (en) | 2001-07-11 |
| KR100379560B1 KR100379560B1 (en) | 2003-04-10 |
Family
ID=19632186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0064930A KR100379560B1 (en) | 1999-12-29 | 1999-12-29 | chip scale semiconductor package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100379560B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030059575A (en) * | 2002-01-02 | 2003-07-10 | 주식회사 다산 씨.앤드.아이 | Chip scale package |
-
1999
- 1999-12-29 KR KR10-1999-0064930A patent/KR100379560B1/en active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030059575A (en) * | 2002-01-02 | 2003-07-10 | 주식회사 다산 씨.앤드.아이 | Chip scale package |
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| Publication number | Publication date |
|---|---|
| KR100379560B1 (en) | 2003-04-10 |
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