KR19990056764A - Ball grid array package - Google Patents
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Abstract
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 하나의 패키지에 두 개의 반도체 칩을 탑재시킨 볼 그리드 어레이 패키지에 관한 것이다. 본 발명의 볼 그리드 어레이 패키지는 다층 구조이며, 중앙부에는 하부로 갈수록 폭이 좁아지는 계단형 홈이 구비되어 있고, 각 층의 상부면에는 계단면까지 연장되는 다수의 신호전달패턴들이 구비되어 있고, 상기 신호전달패턴들은 각 층의 내부에 구비된 비아패턴드을 통해 개별적으로 각각 연결되어 있는 기판; 상기 기판의 계단형 홈의 바닥면에 부착되며, 상부면 가장자리에는 열로 배열되는 제 1 본딩패드들이 구비되고, 중심부에는 수개의 제 2 본딩패드들이 구비된 제 1 반도체 칩; 상기 제 1 반도체 칩 상에 부착되며, 상부면 중심부에 상기 제 1 반도체 칩의 제 2 본딩패드들과 동일한 개수 및 구성으로된 제 3 본딩패드들이 구비된 제 2 반도체 칩; 상기 제 1 반도체 칩의 제 1 본딩패드들과 상기 세라믹 기판의 계단면에 구비된 다수의 신호전달패턴들간을 각각 연결하는 다수의 금속 와이어; 상기 제 1 및 제 2 반도체 칩이 탑재된 세라믹 기판의 계단형 홈을 덮는 덮개; 및 상기 세라믹 기판의 최상층 상부면에 연장·배치되어 있는 비아패턴 상에 각각 부착되는 다수의 솔더 볼들을 포함하는 것을 특징으로 한다.The present invention relates to a semiconductor package, and more particularly, to a ball grid array package in which two semiconductor chips are mounted in one package. Ball grid array package of the present invention is a multi-layer structure, the center portion is provided with a stepped groove that becomes narrower toward the bottom, the upper surface of each layer is provided with a plurality of signal transmission patterns extending to the step surface, The signal transmission patterns may be individually connected to each other through via patterns provided in the respective layers; A first semiconductor chip attached to a bottom surface of the stepped groove of the substrate and having first bonding pads arranged in rows at an upper edge thereof, and having a plurality of second bonding pads at a central portion thereof; A second semiconductor chip attached to the first semiconductor chip, and having third bonding pads having the same number and configuration as the second bonding pads of the first semiconductor chip at a center of an upper surface thereof; A plurality of metal wires respectively connecting the first bonding pads of the first semiconductor chip and the plurality of signal transfer patterns provided on the step surface of the ceramic substrate; A cover covering the stepped grooves of the ceramic substrate on which the first and second semiconductor chips are mounted; And a plurality of solder balls each attached to a via pattern extending and disposed on an upper surface of the uppermost layer of the ceramic substrate.
Description
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 하나의 패키지에 두 개의 반도체 칩을 탑재시킨 볼 그리드 어레이 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a ball grid array package in which two semiconductor chips are mounted in one package.
일반적으로, 공지된 반도체 소자의 제조 공정을 통해 얻어진 반도체 칩들은 칩 절단, 칩 부착, 와이어 본딩, 몰딩 및 트림/포밍 등 일련의 어셈블리(Assembly) 공정을 거쳐 패키지화된다.In general, semiconductor chips obtained through known semiconductor device manufacturing processes are packaged through a series of assembly processes such as chip cutting, chip attachment, wire bonding, molding, and trim / forming.
상기한 어셈블리 공정을 통해 제작된 반도체 패키지의 전형적인 예가 도 1 에 도시되어 있는바, 이를 설명하면 다음과 같다.A typical example of a semiconductor package manufactured through the above assembly process is illustrated in FIG. 1, which will be described below.
도시된 바와 같이, 다수개의 전극들(1a)이 구비된 반도체 칩(1)은 리드 프레임의 다이 패드(2a) 상에 부착되어 있고, 반도체 칩(1)의 전극들(1a)은 금속 와이어(3)에 의해 리드 프레임의 인너리드(2b)와 전기적으로 연결되어 있다.As shown, the semiconductor chip 1 with the plurality of electrodes 1a is attached on the die pad 2a of the lead frame, and the electrodes 1a of the semiconductor chip 1 are made of metal wire ( 3) is electrically connected to the inner lead 2b of the lead frame.
그리고, 반도체 칩(1) 및 이에 와이어 본딩된 인너리드를 포함한 공간적 영역은 에폭시 수지와 같은 몰딩 컴파운드에 의해 밀봉되어 있으며, 몰딩 컴파운드로 형성된 패키지 몸체(4)의 외측으로는 기판에의 실장을 위한 리드 프레임의 아웃리드(Out Lead : 2c)가 돌출되어 있다.In addition, the spatial region including the semiconductor chip 1 and the inner bond wire-bonded thereto is sealed by a molding compound such as an epoxy resin, and is mounted outside the package body 4 formed of the molding compound for mounting on a substrate. An out lead 2c of the lead frame protrudes.
그러나, 상기와 같은 반도체 패키지는 반도체 칩이 고집적화됨에 따라 더 많은 수의 리드들을 필요로 하게 됨으로써, 패키지 몸체의 외측으로 돌출되는 아웃리드들간의 피치(Pitch)가 점점 미세화되어 기판에의 실장이 매우 어려운 문제점이 있다.However, such a semiconductor package requires a larger number of leads as the semiconductor chip is highly integrated, so that the pitch between the outleads protruding out of the package body becomes smaller and the mounting on the substrate is very small. There is a difficult problem.
따라서, 최근에는 상기와 같은 문제점을 해결하기 위한 하나의 방법으로서, 볼 그리드 어레이(Ball Grid Array : 이하 BGA) 패키지가 제작되고 있다.Therefore, in recent years, as a method for solving the above problems, a ball grid array (BGA) package has been manufactured.
상기한 BGA 패키지가 도 2 에 도시되어 있는바, 이를 설명하면 다음과 같다.The BGA package is illustrated in FIG. 2, which will be described below.
도시된 바와 같이, 반도체 칩(11)은 소정의 회로패턴이 구비된 기판(12) 상에 접착제에 의해 부착되어 있고, 반도체 칩(11)의 상부면 가장자리에 구비된 본딩패드(11a)와 기판(12) 상에 구비된 전극단자(도시안됨)는 금속 와이어(13)에 의해 전기적으로 연결되어 있다.As illustrated, the semiconductor chip 11 is attached to the substrate 12 having a predetermined circuit pattern by an adhesive, and the bonding pad 11a and the substrate provided at the edge of the upper surface of the semiconductor chip 11 are provided. Electrode terminals (not shown) provided on (12) are electrically connected by metal wires (13).
그리고, 반도체 칩(11) 및 이에 와이어 본딩된 전극단자들을 포함한 기판(12)의 상부면은 몰딩 컴파운드(14)에 의해 봉지되어 있으며, 기판(12)의 하부면에는 마더 보드(도시안됨) 상에 구비된 전원공급단자들과의 전기적 접속을 위한 다수개의 솔더 볼(Solder Ball : 15)이 형성되어 있다.The upper surface of the substrate 12 including the semiconductor chip 11 and the electrode terminals wire-bonded thereto is encapsulated by the molding compound 14, and the lower surface of the substrate 12 is formed on a mother board (not shown). A plurality of solder balls 15 are formed for electrical connection with the power supply terminals provided in the plurality of solder balls.
이러한 구조를 갖는 BGA 패키지는, 솔더 볼을 통해 마더 보드(Mothor Board) 상에 실장되기 때문에 실장이 용이하며, 아울러, 패키지와 마더 보드 사이에서 짧은 상호연결길이를 제공하기 때문에 패키지의 전기적 성능을 개선시킬 수 있는 장점이 있다.The BGA package with this structure is easy to mount because it is mounted on the motherboard through solder balls, and improves the electrical performance of the package by providing a short interconnection length between the package and the motherboard. There is an advantage to this.
그러나, 상기와 같은 BGA 패키지는 하나의 패키지에 하나의 반도체 칩을 탑재시키기 때문에 패키지의 용량을 증가시키는데 한계가 있으며, 아울러, 다수개의 패키지들을 마더 보드 상에 실장시킬 경우에는 마더 보드 상의 실장 면적이 증가됨은 물론 마더 보드 상의 신호 전달 패턴을 구성하기가 매우 까다로운 문제점이 있었다.However, such a BGA package has a limitation in increasing the capacity of the package because one semiconductor chip is mounted in one package, and when mounting a plurality of packages on the motherboard, the mounting area on the motherboard is large. In addition to the increased problem, it was very difficult to construct a signal transmission pattern on the motherboard.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 하나의 패키지에 두 개의 반도체 칩을 탑재시킴으로써 패키지의 용량을 증대시킴과 동시에 실장 면적을 감소시킬 수 있는 BGA 패키지를 제공하는데, 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and provides a BGA package that can increase the capacity of the package and reduce the mounting area by mounting two semiconductor chips in one package. There is a purpose.
도 1 은 종래의 반도체 패키지를 도시한 단면도.1 is a cross-sectional view showing a conventional semiconductor package.
도 2 는 종래의 볼 그리드 어레이 패키지를 도시한 단면도.2 is a cross-sectional view of a conventional ball grid array package.
도 3 은 본 발명의 실시에에 따른 볼 그리드 어레이 패키지를 설명하기 위한 단면도.3 is a cross-sectional view illustrating a ball grid array package according to an embodiment of the present invention.
도 4 는 본 발명에 따른 세라믹 기판을 도시한 사시도.4 is a perspective view of a ceramic substrate according to the present invention;
도 5 및 도 6 은 본 발명의 실시예에 따른 제 1 및 제 2 반도체 칩을 도시한 도면.5 and 6 illustrate first and second semiconductor chips according to embodiments of the present invention.
도 7 은 본 발명의 실시예에 따른 히트 싱크가 부착된 볼 그리드 어레이 패키지를 도시한 단면도.7 is a cross-sectional view illustrating a ball grid array package with a heat sink according to an embodiment of the present invention.
(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
20 : 세라믹 기판 21 : 계단형 홈20: ceramic substrate 21: stepped groove
21a : 신호전달패턴 22 : 계단면21a: signal transmission pattern 22: step surface
30 : 제 1 반도체 칩 32 : 제 1 본딩패드30: first semiconductor chip 32: first bonding pad
34 : 제 2 본딩패드 40 : 제 2 반도체 칩34: second bonding pad 40: second semiconductor chip
42 : 제 3 본딩패드 50 : 금속 와이어42: third bonding pad 50: metal wire
60 : 솔더 볼 70 : 덮게60: solder ball 70: cover
80 : 접착제 90 : 솔더 범프80: adhesive 90: solder bump
100 : 히트 싱크100: heat sink
상기와 같은 목적을 달성하기 위한 본 발명의 BGA 패키지는, 다층 구조이며, 중앙부에는 하부로 갈수록 폭이 좁아지는 계단형 홈이 구비되어 있고, 각 층의 상부면에는 계단면까지 연장되는 다수의 신호전달패턴들이 구비되어 있고, 상기 신호전달패턴들은 각 층의 내부에 구비된 비아패턴드을 통해 개별적으로 각각 연결되어 있는 기판; 상기 기판의 계단형 홈의 바닥면에 부착되며, 상부면 가장자리에는 열로 배열되는 제 1 본딩패드들이 구비되고, 중심부에는 수개의 제 2 본딩패드들이 구비된 제 1 반도체 칩; 상기 제 1 반도체 칩 상에 부착되며, 상부면 중심부에 상기 제 1 반도체 칩의 제 2 본딩패드들과 동일한 개수 및 구성으로된 제 3 본딩패드들이 구비된 제 2 반도체 칩; 상기 제 1 반도체 칩의 제 1 본딩패드들과 상기 세라믹 기판의 계단면에 구비된 다수의 신호전달패턴들간을 각각 연결하는 다수의 금속 와이어; 상기 제 1 및 제 2 반도체 칩이 탑재된 세라믹 기판의 계단형 홈을 덮는 덮개; 및 상기 세라믹 기판의 최상층 상부면에 연장·배치되어 있는 비아패턴 상에 각각 부착되는 다수의 솔더 볼들을 포함하는 것을 특징으로 한다.The BGA package of the present invention for achieving the above object is a multi-layer structure, the central portion is provided with a stepped groove that becomes narrower toward the bottom, a plurality of signals extending to the step surface on the upper surface of each layer Substrates having transfer patterns provided thereon, the signal transmission patterns being individually connected through via patterns provided in respective layers; A first semiconductor chip attached to a bottom surface of the stepped groove of the substrate and having first bonding pads arranged in rows at an upper edge thereof, and having a plurality of second bonding pads at a central portion thereof; A second semiconductor chip attached to the first semiconductor chip, and having third bonding pads having the same number and configuration as the second bonding pads of the first semiconductor chip at a center of an upper surface thereof; A plurality of metal wires respectively connecting the first bonding pads of the first semiconductor chip and the plurality of signal transfer patterns provided on the step surface of the ceramic substrate; A cover covering the stepped grooves of the ceramic substrate on which the first and second semiconductor chips are mounted; And a plurality of solder balls each attached to a via pattern extending and disposed on an upper surface of the uppermost layer of the ceramic substrate.
본 발명에 따르면, 하나의 패키지에 두 개의 반도체 칩을 탑재시키기 때문에 패키지의 용량을 증가시킴은 물론 실장 면적을 감소시킬 수 있다.According to the present invention, since two semiconductor chips are mounted in one package, the package capacity can be increased and the mounting area can be reduced.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 3 및 도 6 은 본 발명의 실시예에 따른 적층형 BGA 패키지를 설명하기 위한 도면으로서, 도 3 은 본 발명의 실시에에 따른 BGA 패키지를 도시한 도면이고, 도 4 는 본 발명의 실시예에 따른 세라믹 기판을 도시한 도면이며, 도 5 및 도 6 은 본 발명의 실시예에 따른 제 1 반도체 칩 및 제 2 반도체 칩을 도시한 도면이다.3 and 6 are views for explaining a stacked BGA package according to an embodiment of the present invention, Figure 3 is a view showing a BGA package according to an embodiment of the present invention, Figure 4 is an embodiment of the present invention 5 and 6 are diagrams illustrating a first semiconductor chip and a second semiconductor chip according to an embodiment of the present invention.
도 3 에 도시된 바와 같이, 본 발명의 BGA 패키지는 중앙부에 계단형 홈이 형성되어 있는 세라믹 기판(20)이 제공되며, 계단형 홈의 바닥면에는 제 1 반도체 칩(30)이 부착되어 있고, 상기 제 1 반도체 칩(30) 상에는 그 보다 작은 크기를 갖는 제 2 반도체 칩(40)이 부착되어 있다.As shown in FIG. 3, the BGA package of the present invention is provided with a ceramic substrate 20 having a stepped groove formed in a central portion thereof, and a first semiconductor chip 30 is attached to the bottom surface of the stepped groove. The second semiconductor chip 40 having a smaller size is attached to the first semiconductor chip 30.
그리고, 제 1 반도체 칩(30)의 상부면 가장자리에 구비된 다수의 제 1 본딩패드들(32)은 계단형 홈의 계단면(21a)에 구비된 신호전달패턴들(22)과 금속 와이어(50)에 의해 각각 1 대 1 로 연결되어 있다.In addition, the plurality of first bonding pads 32 provided at the edge of the upper surface of the first semiconductor chip 30 may include the signal transmission patterns 22 and the metal wires provided on the step surface 21a of the stepped groove. 50) are each connected one to one.
또한, 세라믹 기판(20)의 상부면에는 마더 보드(도시안됨) 상의 실장을 위한 다수의 솔더 볼들(60)이 부착되어 있으며, 제 1 및 제 2 반도체 칩(30, 40)이 탑재되어 있는 세라믹 기판(20)의 계단형 홈은 덮개(70)로 밀봉되어 있다.In addition, a plurality of solder balls 60 are attached to the upper surface of the ceramic substrate 20 for mounting on the motherboard (not shown), and the ceramic on which the first and second semiconductor chips 30 and 40 are mounted. The stepped groove of the substrate 20 is sealed with a lid 70.
상기에서, 세라믹 기판(20)은, 도 4 에 도시된 바와 같이, 다층 구조이며, 중앙부에는 하부로 갈수록 폭이 좁아지는 형상을 이루는 계단형 홈(21)이 구비되어 있고, 각 계단면(21a)에는 다수개의 배선들이 구비되어 있다.In the above, the ceramic substrate 20, as shown in Figure 4, has a multi-layer structure, the center portion is provided with a stepped groove 21 forming a shape that becomes narrower toward the bottom, each step surface 21a ) Is provided with a plurality of wirings.
그리고, 반도체 칩이 부착될 최하부층을 제외한 나머지 각 층에는 신호전달을 위한 신호전달패턴(22)이 구비되며, 이러한 신호전달패턴(22)은 각 층내에 구비된 비아패턴(도시않됨)을 통해 각각 개별적으로 연결되어 최상층의 표면까지 연장되어 있다.And, except for the lowermost layer to which the semiconductor chip is attached, each layer is provided with a signal transmission pattern 22 for signal transmission, and the signal transmission pattern 22 is provided through a via pattern (not shown) provided in each layer. Each is individually connected and extends to the top layer surface.
한편, 도 5 에 도시된 바와 같이, 제 1 반도체 칩(30)은 그의 상부면 가장자리에는 열로 배열되는 다수개의 제 1 본딩패드들(32)이 구비되어 있고, 중심부에는 제 2 반도체 칩과의 전기적 접속을 위한 제 2 본딩패드들(34)이 구비되어 있으며, 상기 제 2 본딩패드들(34)은 제 1 본딩패드들(32)의 일부와 각각 연결되어 있다.On the other hand, as shown in Figure 5, the first semiconductor chip 30 is provided with a plurality of first bonding pads 32 arranged in a row at the top edge of the first semiconductor chip 30, the center of the electrical chip and the second semiconductor chip Second bonding pads 34 are provided for connection, and the second bonding pads 34 are connected to portions of the first bonding pads 32, respectively.
또한, 도 6 에 도시된 바와 같이, 제 2 반도체 칩(40)은 그의 상부면 중심부에 제 3 본딩패드들(42)이 구비되어 있다. 여기서, 제 3 본딩패드들(42)은 제 1 반도체 칩(30)의 제 2 본딩패드(34)와 동일 개수 및 구성으로 구비된다.As illustrated in FIG. 6, the second semiconductor chip 40 is provided with third bonding pads 42 at the center of the upper surface thereof. Here, the third bonding pads 42 are provided in the same number and configuration as the second bonding pads 34 of the first semiconductor chip 30.
이하, 도 3 을 참조하여 본 발명의 실시예에 따른 BGA 패키지의 제조방법을 설명한다.Hereinafter, a method of manufacturing a BGA package according to an embodiment of the present invention will be described with reference to FIG. 3.
우선, 세라믹 기판(20)에 구비된 계단형 홈의 바닥면에 접착제(80)의 개재하에 제 1 반도체 칩(30)을 부착시킨다. 이때, 제 1 반도체 칩(30)은 그의 상부면, 즉, 본딩패드들의 배치면이 홈의 바닥면과 비대향하도록 부착시킨다.First, the first semiconductor chip 30 is attached to the bottom surface of the stepped groove provided in the ceramic substrate 20 with the adhesive 80 interposed therebetween. At this time, the first semiconductor chip 30 is attached so that its upper surface, that is, the placement surface of the bonding pads is opposed to the bottom surface of the groove.
그런 다음, 제 2 반도체 칩(40)의 제 3 본딩패드들 상에 솔더 범프(90)를 각각 형성한 상태에서, 열압착 공정을 이용하여 상기 제 1 반도체 칩(30) 상에 제 2 반도체 칩(40)을 부착시킨다. 이때, 제 2 반도체 칩(40)은 그의 제 3 본딩패드가 제 1 반도체 칩(30)의 상부면 중앙부에 구비된 제 2 본딩패드들과 맞닿게 되도록 정확하게 정렬시켜 부착시킨다.Then, in the state where the solder bumps 90 are formed on the third bonding pads of the second semiconductor chip 40, respectively, the second semiconductor chip is formed on the first semiconductor chip 30 using a thermocompression bonding process. Attach (40). At this time, the second semiconductor chip 40 is accurately aligned and attached such that its third bonding pads come into contact with the second bonding pads provided at the center of the upper surface of the first semiconductor chip 30.
이어서, 제 1 반도체 칩(30)의 상부면 가장자리에 구비된 제 1 본딩패드들(32)과 계단형 홈의 계단면(21a)에 구비된 다수의 신호전달패턴들(22)을 다수의 금속 와이어(50)로 각각 연결한다.Subsequently, the first bonding pads 32 disposed on the upper edge of the first semiconductor chip 30 and the plurality of signal transmission patterns 22 provided on the stepped surfaces 21a of the stepped grooves may be formed of a plurality of metals. Each wire 50 is connected.
그리고, 나서, 제 1 및 제 2 반도체 칩(30, 40)이 탑재된 세라믹 기판(20)의 계단형 홈 상에 덮개(70)를 부착시켜 상기 반도체 칩들이 외부의 영향으로부터 보호되도록 만든다.Then, the cover 70 is attached to the stepped grooves of the ceramic substrate 20 on which the first and second semiconductor chips 30 and 40 are mounted so that the semiconductor chips are protected from external influences.
이후, 세라믹 기판(20)의 최상층 상부면에 연장·배치되어 있는 비아패턴들 상에 마더 보드 상의 실장을 위한 솔더 볼들(60)을 각각 부착시킨다.Thereafter, solder balls 60 for mounting on the mother board are attached to the via patterns extending and disposed on the top surface of the uppermost layer of the ceramic substrate 20.
한편, 본 발명의 다른 실시예로서, 도 7 에 도시된 바와 같이, 상기와 같은 구조로된 BGA 패키지의 세라믹 기판(20) 후면에 히트 싱크(Heat Sink : 100)를 부착시켜 패키지의 열방출 효율을 향상시킨다.On the other hand, as another embodiment of the present invention, as shown in Figure 7, the heat sink (Heat Sink: 100) is attached to the rear surface of the ceramic substrate 20 of the BGA package having the structure as described above heat dissipation efficiency of the package To improve.
이상에서와 같이, 본 발명의 BGA 패키지는 하나의 패키지에 두 개의 반도체 칩을 부착시킴으로써 패키지의 용량을 향상시킴은 물론 실장 면적을 감소시킬 수 있다.As described above, in the BGA package of the present invention, by attaching two semiconductor chips to one package, it is possible to improve the package capacity and reduce the mounting area.
또한, 하나의 패키지에 두 개의 반도체 칩을 탑재시키기 때문에 각각의 패키지를 실장시키는 경우보다 마더 보드 상에 구비되는 신호 전달 패턴을 구성하기가 용이하다.In addition, since two semiconductor chips are mounted in one package, it is easier to configure a signal transmission pattern provided on the mother board than when each package is mounted.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.
Claims (4)
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Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019970076775A KR19990056764A (en) | 1997-12-29 | 1997-12-29 | Ball grid array package |
Publications (1)
| Publication Number | Publication Date |
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| KR19990056764A true KR19990056764A (en) | 1999-07-15 |
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| KR1019970076775A KR19990056764A (en) | 1997-12-29 | 1997-12-29 | Ball grid array package |
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