KR20010064077A - A method for forming metal wire in semiconductor device using lift-off method - Google Patents

A method for forming metal wire in semiconductor device using lift-off method Download PDF

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Abstract

PURPOSE: A method for manufacturing a metal interconnection of a semiconductor device using a lift-off method is provided to basically prevent a bridge between metal interconnections by preventing residue in patterning the metal interconnection, and to prevent a void in depositing a subsequent interlayer dielectric or passivation layer by reducing an aspect ratio between metal interconnections. CONSTITUTION: A contact hole penetrating an interlayer dielectric(21) and exposing a lower conductive layer is formed. A contact plug is formed inside the contact hole. An insulation layer is formed on the entire structure. The insulation layer in a region for forming a metal interconnection is selectively etched to form an insulation layer pattern. A photoresist pattern(25) overlapping the insulation layer pattern is formed wherein the photoresist pattern has a negative slope. An interconnection metal layer is deposited on the entire structure wherein the interconnection metal layer on the photoresist pattern is isolated from the interconnection metal layer in the region for forming the metal interconnection.

Description

리프트-오프법을 이용한 반도체 소자의 금속배선 형성방법{A METHOD FOR FORMING METAL WIRE IN SEMICONDUCTOR DEVICE USING LIFT-OFF METHOD}Metal wiring formation method of semiconductor device using lift-off method {A METHOD FOR FORMING METAL WIRE IN SEMICONDUCTOR DEVICE USING LIFT-OFF METHOD}

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 금속 배선 기술에 관한 것이며, 더 자세히는 리프트-오프(lift-off)법을 이용한 금속배선 형성 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor technology, and more particularly, to a metal wiring technology during a semiconductor device manufacturing process, and more particularly, to a metal wiring forming technology using a lift-off method.

반도체 제조시 금속배선을 형성함에 있어서, 통상적으로 알루미늄을 배선 재료로 사용하여 왔다. 알루미늄은 보통 스퍼터링(Sputtering)과 같은 물리기상증착(Physical Vapor Deposition, PVD)법을 사용하여 증착해 왔는데, 비저항이 2.7μΩcm 정도로 매우 낮은 장점이 있는 반면, 스텝 커버리지(step coverage)가 좋지 않고 일렉트로마이그레이션(electromigration) 특성 등에 의해 열화되는 문제점이 있었다.In forming metal wiring in semiconductor manufacturing, aluminum has been commonly used as a wiring material. Aluminum has been deposited using physical vapor deposition (PVD), such as sputtering, which has the advantage of very low resistivity as low as 2.7μΩcm, while poor step coverage and electromigration. There was a problem of deterioration due to (electromigration) characteristics.

반도체 소자가 고집적화와 더불어 디자인 룰(design rule)의 축소가 가속화되고 있으며, 이에 따라 콘택홀의 단차비(aspect ratio)가 크게 증가하게 되었다. 이에 기존의 PVD 방식을 이용하여 알루미늄을 증착하게 되면, 콘택홀 내에 보이드(void)가 형성되는 것을 방지할 수 없게 되었다.As semiconductor devices become more integrated, shrinking of design rules is accelerating, resulting in a significant increase in the aspect ratio of contact holes. Therefore, when aluminum is deposited using the conventional PVD method, it is impossible to prevent voids from being formed in the contact hole.

이러한 알루미늄의 열악한 스텝 커버리지를 고려하여 현재 양산 중인 반도체 메모리에는 대부분 알루미늄에 비해 스텝 커버리지가 매우 우수한 장점이 있는 화학기상증착(Chemical Vapor Deposition, CVD) 방식의 텅스텐을 플러그 물질로 사용하고, 배선은 비저항이 낮은 알루미늄으로 형성하는 기술이 적용되고 있다.In consideration of the poor step coverage of aluminum, the semiconductor memory currently produced in mass production uses tungsten (Chemical Vapor Deposition, CVD) as a plug material, which has the advantage of having a very good step coverage compared to aluminum. The technique of forming with this low aluminum is applied.

첨부된 도면 도 1a 내지 도 1d는 종래기술에 따른 금속배선 형성 공정을 도시한 것으로, 종래의 금속배선 형성 공정은 우선 도 1a에 도시된 바와 같이 소정의 하부층 공정을 마치고 실리콘 기판(10) 상에 소정의 층간절연막(11)이 형성된 상태에서 콘택홀을 형성하고, 장벽금속막(12)을 전체 구조 표면을 따라 증착한 다음, 통상의 공정을 통해 콘택홀 내에 텅스텐 플러그(13)를 형성한다. 이때, 텅스텐 플러그(13) 형성을 위한 에치백 공정을 장벽금속막(12) 위까지만 실시하여 층간절연막(11)의 상부에 장벽금속막(12)이 잔류되도록 한다.1A to 1D illustrate a metal wiring forming process according to the prior art, and the conventional metal wiring forming process is completed on a silicon substrate 10 after completing a predetermined lower layer process as shown in FIG. 1A. A contact hole is formed in a state where a predetermined interlayer insulating film 11 is formed, a barrier metal film 12 is deposited along the entire structure surface, and a tungsten plug 13 is formed in the contact hole through a conventional process. At this time, the etch back process for forming the tungsten plug 13 is performed only on the barrier metal film 12 so that the barrier metal film 12 remains on the interlayer insulating film 11.

다음으로, 도 1b에 도시된 바와 같이 전체 구조 상부에 알루미늄막(14)을 형성한 다음, 도 1c에 도시된 바와 같이 알루미늄막(14) 상에 금속배선 마스크를 사용하여 포토레지스트 패턴(15)을 형성한다.Next, as shown in FIG. 1B, an aluminum film 14 is formed over the entire structure, and then the photoresist pattern 15 is formed by using a metallization mask on the aluminum film 14 as shown in FIG. 1C. To form.

계속하여, 도 1d에 도시된 바와 같이 포토레지스트 패턴(15)을 식각 장벽으로 하여 알루미늄막(14)을 식각하여 금속배선(14a)을 형성하고, 포토레지스트 패턴(15)을 제거한다.Subsequently, as shown in FIG. 1D, the aluminum film 14 is etched using the photoresist pattern 15 as an etch barrier to form the metal wiring 14a, and the photoresist pattern 15 is removed.

상기와 같이 종래에는 금속막 증착 후 금속배선 영역이 오픈된 포토레지스트 패턴을 사용하여 식각하는 방식으로 패터닝을 하였다.As described above, the patterning method is performed by etching a metal film by using a photoresist pattern in which a metal wiring region is opened after deposition of a metal film.

그러나, 반도체 소자의 고집적화에 따라 금속배선 패턴의 밀도가 증가하게 되고, 이에 따라 금속배선 간의 간극이 작아지면서 금속 식각시 금속배선 간극에서 레지듀(residue)가 발생하게 된다. 이러한 레지듀는 금속배선간의 브릿지(bridge)를 유발하여 반도체 소자에 치명적인 열화를 초래하고 있다. 또한, 금속배선 형성 후 후속 공정인 층간절연막 또는 보호막 형성시 좁은 금속배선 간극의 매립이 어렵기 때문에 보이드(void)가 발생하게 되어 소자의 신뢰성에 악영향을 미칠 우려가 있다.However, as the integration of semiconductor devices increases, the density of the metallization pattern increases, and as a result, the gap between the metallization lines decreases, resulting in a residue in the metallization gap during metal etching. Such a residue causes a bridge between metal wirings, which causes fatal deterioration of a semiconductor device. In addition, when the interlayer insulating film or the protective film is formed after forming the metal wiring, it is difficult to embed the narrow metal wiring gap so that voids may occur, which may adversely affect the reliability of the device.

본 발명은 금속배선간의 간극에서 발생하는 브릿지 현상과 후속 증착물질의보이드 발생을 근본적으로 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a metal wiring of a semiconductor device, which can fundamentally prevent a bridge phenomenon occurring in a gap between metal wirings and a void generation of a subsequent deposition material.

도 1a 내지 도 1d는 종래기술에 따른 금속배선 형성 공정도.1a to 1d is a metallization process diagram according to the prior art.

도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 금속배선 형성 공정도.2a to 2e is a metal wiring formation process according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

20 : 실리콘 기판 21 : 층간절연막20 silicon substrate 21 interlayer insulating film

22 : 장벽금속막 23 : 텅스텐 플러그22 barrier metal film 23 tungsten plug

24 : 산화막 25 : 포토레지스트 패턴24: oxide film 25: photoresist pattern

26 : 알루미늄막 26a : 금속배선26: aluminum film 26a: metal wiring

상기의 기술적 과제를 해결하기 위한 본 발명의 특징적인 반도체 소자의 금속배선 형성방법은, 층간절연막을 관통하여 하부의 전도층을 노출시키는 콘택홀을 형성하는 제1 단계; 상기 콘택홀 내에 콘택 플러그를 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 상부에 절연막을 형성하는 제3 단계; 금속배선 형성 영역의 상기 절연막을 선택 식각하여 절연막 패턴을 형성하는 제4 단계; 상기 절연막 패턴에 오버랩되는 포토레지스트 패턴을 형성하되, 상기 포토레지스트 패턴이 네가티브 경사를 가지도록 형성하는 제5 단계; 상기 제5 단계를 마친 전체 구조 상부에 배선금속막을 증착하되, 상기 포토레지스트 패턴 상부의 상기 배선금속막과 상기 금속배선 형성 영역의 상기 배선금속막이 서로 분리되도록 하는 제6 단계; 및 상기 포토레지스트 패턴을 리프트-오프시키는 제7 단계를 포함하여 이루어진다.In order to solve the above technical problem, a method of forming a metal wiring of a semiconductor device according to the present invention includes: a first step of forming a contact hole through a layer insulating film to expose a lower conductive layer; Forming a contact plug in the contact hole; A third step of forming an insulating film on the entire structure of the second step; A fourth step of forming an insulating film pattern by selectively etching the insulating film in the metal wiring forming region; A fifth step of forming a photoresist pattern overlapping the insulating layer pattern, wherein the photoresist pattern has a negative inclination; Depositing a wiring metal film on the entire structure after the fifth step, wherein the wiring metal film on the photoresist pattern and the wiring metal film on the metal wiring forming region are separated from each other; And a seventh step of lifting-off the photoresist pattern.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

첨부된 도면 도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 금속배선 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.2A to 2E illustrate a metallization forming process according to an embodiment of the present invention, which will be described below with reference to the drawings.

본 실시예에 따른 공정은 우선, 도 2a에 도시된 바와 같이 소정의 하부층 공정을 마치고 실리콘 기판(20) 상에 소정의 층간절연막(21)이 형성된 상태에서 콘택홀을 형성하고, 장벽금속막(22)을 전체 구조 표면을 따라 증착한 다음, 통상의 공정을 통해 콘택홀 내에 텅스텐 플러그(23)를 형성한다. 이때, 텅스텐 플러그(23) 형성을 위한 에치백 공정을 장벽금속막(22)까지 실시하여 층간절연막(21)의 상부에 장벽금속막(22)이 잔류되지 않도록 한다. 여기서, 장벽금속막(22)이 Ti/TiN이라 할 때 장벽금속막(22)의 식각은 BCl3/Cl2가스비가 실질적인 1:2가 되도록 하여 실시한다.In the process according to the present embodiment, first, as shown in FIG. 2A, a contact hole is formed in a state where a predetermined interlayer insulating film 21 is formed on a silicon substrate 20 after completing a predetermined lower layer process, and a barrier metal film ( 22) is deposited along the entire structural surface and then tungsten plugs 23 are formed in the contact holes through conventional processes. At this time, an etch back process for forming the tungsten plug 23 is performed to the barrier metal film 22 so that the barrier metal film 22 does not remain on the interlayer insulating film 21. Here, when the barrier metal film 22 is Ti / TiN, the barrier metal film 22 is etched so that the BCl 3 / Cl 2 gas ratio is substantially 1: 2.

다음으로, 도 2b에 도시된 바와 같이 전체 구조 상부에 산화막(24)을 4000∼6000Å 두께만큼 증착하고, 마스크 공정 및 식각 공정을 진행하여 금속배선이 형성될 영역의 산화막(24)을 선택 식각한다.Next, as illustrated in FIG. 2B, an oxide film 24 is deposited on the entire structure by a thickness of 4000 to 6000 μm, and a mask process and an etching process are performed to selectively etch the oxide film 24 in the region where the metal wiring is to be formed. .

계속하여, 도 2c에 도시된 바와 같이 전체 구조 상부에 포토레지스트를 1㎛ 이상의 두께로 두껍게 도포하고, 노광 및 현상 공정을 통해 산화막(24) 상에 포토레지스트 패턴(25)을 형성한다. 이때, 포토레지스트 패턴(25)은 상기 산화막(24)의 선택 식각을 위해 사용한 포토마스크를 그대로 사용하되, 노광 및 현상 조건을 조절하여 음의 경사(negative slope)가 지도록 한다. 이는 후속 알루미늄 증착시 포토레지스트 패턴(25) 상부에 증착되는 알루미늄과 금속배선 영역에 증착되는 알루미늄이 서로 분리되도록 하기 위함이다. 앞에서 포토레지스트를 두껍게 도포한 것도 같은 이유에서이다.Subsequently, as shown in FIG. 2C, a photoresist is thickly applied on the entire structure to a thickness of 1 μm or more, and a photoresist pattern 25 is formed on the oxide film 24 through an exposure and development process. In this case, the photoresist pattern 25 uses the photomask used for the selective etching of the oxide layer 24 as it is, and adjusts exposure and development conditions so that a negative slope becomes. This is to allow the aluminum deposited on the photoresist pattern 25 and the aluminum deposited on the metal wiring region to be separated from each other during the subsequent deposition of aluminum. For the same reason, a thick photoresist was applied earlier.

이어서, 도 2d에 도시된 바와 같이 전체 구조 상부에 알루미늄막(26)을 증착한다. 이때, 포토레지스트 패턴(25) 상부에 증착되는 알루미늄과 금속배선 영역에 증착되는 알루미늄이 서로 분리되도록 너무 두껍지 않게 증착하여야 한다.Subsequently, an aluminum film 26 is deposited on the entire structure as shown in FIG. 2D. At this time, the aluminum deposited on the photoresist pattern 25 and the aluminum deposited on the metal wiring region should be deposited not too thick so as to be separated from each other.

끝으로, 도 2e에 도시된 바와 같이 포토레지스트 패턴(25)을 리프트-오프 시켜 포토레지스트 패턴(25) 상부의 알루미늄막(26)을 제거하고 금속배선(26a)을 형성한다.Finally, as shown in FIG. 2E, the photoresist pattern 25 is lifted off to remove the aluminum layer 26 on the photoresist pattern 25 and the metal wiring 26a is formed.

상기와 같은 공정을 진행하는 경우, 금속 레지듀가 발생할 가능성이 없으므로 금속배선(26a) 간극이 더욱 좁아진다 하더라도 금속배선(26a)간의 브릿지를 방지할 수 있게 된다. 또한, 산화막(24)은 후속 층간절연막 또는 보호막 증착시 단차비(aspect ratio)를 줄이는 역할을 하여 보이드를 방지할 수 있게 된다.In the process as described above, since there is no possibility that the metal residue occurs, even if the gap between the metal wiring 26a is further narrowed, it is possible to prevent the bridge between the metal wiring 26a. In addition, the oxide film 24 serves to reduce the aspect ratio during subsequent interlayer insulating film or protective film deposition, thereby preventing voids.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

예컨대, 전술한 실시예에서는 장벽금속막을 사용하는 경우를 일례로 들어 설명하였으나, 콘택 플러그에 따라 장벽금속막을 사용하지 않는 경우에도 본 발명의 기술적 원리는 그대로 적용된다.For example, in the above-described embodiment, the case of using the barrier metal film is described as an example, but the technical principle of the present invention is applied as it is even when the barrier metal film is not used according to the contact plug.

또한, 전술한 실시예에서 사용된 산화막은 다른 절연막으로, 알루미늄막 또한 다른 금속배선 재료로 대체하여 사용할 수 있다.In addition, the oxide film used in the above-described embodiment may be used as another insulating film, and an aluminum film and another metal wiring material.

또한, 전술한 실시예에서는 제1 금속배선 형성시를 일례로 들어 설명하였으나, 본 발명은 제2 금속배선 형성시에도 적용될 수 있다.In the above-described embodiment, the first metal wiring is formed as an example, but the present invention can be applied to the second metal wiring.

전술한 본 발명은 금속배선 패터닝시 레지듀 발생을 방지하여 금속배선간의 브릿지를 근본적으로 방지할 수 있으며, 금속배선 사이의 간극의 단차비를 줄여 후속 층간절연막 또는 보호막 증착시 보이드가 발생하는 것을 방지할 수 있어, 소자의 신뢰도를 향상시키는 효과를 기대할 수 있다.The present invention described above can prevent the occurrence of residues during metallization patterning, thereby fundamentally preventing bridges between metallizations, and reduce the step ratio of gaps between metallizations to prevent voids from being deposited during subsequent interlayer dielectric or protective layer deposition. The effect of improving the reliability of an element can be anticipated.

Claims (5)

층간절연막을 관통하여 하부의 전도층을 노출시키는 콘택홀을 형성하는 제1 단계;A first step of forming a contact hole penetrating the interlayer insulating film to expose a lower conductive layer; 상기 콘택홀 내에 콘택 플러그를 형성하는 제2 단계;Forming a contact plug in the contact hole; 상기 제2 단계를 마친 전체 구조 상부에 절연막을 형성하는 제3 단계;A third step of forming an insulating film on the entire structure of the second step; 금속배선 형성 영역의 상기 절연막을 선택 식각하여 절연막 패턴을 형성하는 제4 단계;A fourth step of forming an insulating film pattern by selectively etching the insulating film in the metal wiring forming region; 상기 절연막 패턴에 오버랩되는 포토레지스트 패턴을 형성하되, 상기 포토레지스트 패턴이 네가티브 경사를 가지도록 형성하는 제5 단계;A fifth step of forming a photoresist pattern overlapping the insulating layer pattern, wherein the photoresist pattern has a negative inclination; 상기 제5 단계를 마친 전체 구조 상부에 배선금속막을 증착하되, 상기 포토레지스트 패턴 상부의 상기 배선금속막과 상기 금속배선 형성 영역의 상기 배선금속막이 서로 분리되도록 하는 제6 단계; 및Depositing a wiring metal film on the entire structure after the fifth step, wherein the wiring metal film on the photoresist pattern and the wiring metal film on the metal wiring forming region are separated from each other; And 상기 포토레지스트 패턴을 리프트-오프시키는 제7 단계A seventh step of lifting-off the photoresist pattern 를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.Metal wiring forming method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 제1 단계 수행 후, 전체 구조 상부에 장벽금속막을 증착하는 제8 단계를 더 포함하며, 이 경우 상기 제2 단계에서 상기 층간절연막 상에 상기 장벽금속막이 잔류하지 않도록 하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.And performing an eighth step of depositing a barrier metal film over the entire structure after performing the first step, in which case the barrier metal film does not remain on the interlayer insulating film in the second step. Metal wiring formation method. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 포토레지스트 패턴의 두께가 1㎛ 이상인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.And a thickness of the photoresist pattern is 1 µm or more. 제3항에 있어서,The method of claim 3, 상기 절연막이 4000∼6000Å 두께인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.And wherein said insulating film has a thickness of 4000 to 6000 microns. 제3항에 있어서,The method of claim 3, 상기 절연막이 산화막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.And wherein the insulating film is an oxide film.
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