KR20010063425A - Method of manufacturing a transistor in a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 다마신 기법(damascene technology)을 이용하여 게이트 전극을 보호하는 기존의 하드 마스크층 및 게이트 절연막 스페이서가 일체화된 게이트 보호막 형성하므로, 후속 콘택 공정시 발생할 수 있는 게이트 전극의 식각 손상을 방지할 수 있고, 게이트 전극을 기존의 마스크 보다 작은 크기로 형성할 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a transistor of a semiconductor device. In particular, a gate protection film is formed in which an existing hard mask layer and a gate insulating layer spacer are protected by using a damascene technology. The present invention relates to a transistor manufacturing method of a semiconductor device capable of preventing etching damage of a gate electrode, which can occur, and forming a gate electrode having a smaller size than a conventional mask.
일반적으로, 기존의 트랜지스터 제조 공정에서는 게이트 절연막 스페이서를 만들기 위해 게이트 전극 물질과 하드 마스크(Hard Mask) 물질을 증착하고 나서, 게이트 마스크를 사용한 식각 공정으로 게이트 전극을 형성한 후, 스페이서 물질을 다시 증착해서, 이를 블랭켓 식각(Blanket etch)공정을 통해 게이트 절연막 스페이서를 형성한다. 이때, 게이트 전극의 상부에 형성된 하드 마스크층과 측부에 형성된 게이트 절연막 스페이서가 게이트 전극을 보호하는 역할을 한다. 그런데, 후속의 비트 라인 콘택(Bit Line Contact) 또는 하부 전극 콘택 플러그(혹은 하부 전극 콘택) 형성을 위한 콘택 식각(contact etch)공정시 게이트 전극의 하드 마스크층과 게이트 절연막 스페이서와의 계면을 통해 게이트 전극이 식각제에 의한 식각 손상(attack)을 받는 경우가 발생하게 된다. 특히, 게이트 절연막 스페이서가 산화막과 질화막의 이중 구조일 경우는 콘택 식각(Contact etch)시에 산화막이 식각 되어 게이트 전극까지 노출되게 하는 문제점이 있다.In general, in the conventional transistor fabrication process, a gate electrode material and a hard mask material are deposited to form a gate insulating film spacer, and then a gate electrode is formed by an etching process using a gate mask, and then the spacer material is deposited again. Thus, the gate insulating layer spacer is formed through a blanket etch process. At this time, the hard mask layer formed on the gate electrode and the gate insulating layer spacer formed on the side protect the gate electrode. However, in the subsequent contact etch process for forming a bit line contact or a lower electrode contact plug (or a lower electrode contact), the gate is formed through an interface between the hard mask layer of the gate electrode and the gate insulating layer spacer. In some cases, the electrode may be etched by the etchant. In particular, when the gate insulating layer spacer has a double structure of an oxide layer and a nitride layer, there is a problem in that the oxide layer is etched and exposed to the gate electrode during contact etching.
따라서, 본 발명은 다마신 기법을 이용하여 게이트 전극을 보호하는 기존의 하드 마스크층 및 게이트 절연막 스페이서가 일체화된 게이트 보호막 형성하므로, 후속 콘택 공정시 발생할 수 있는 게이트 전극의 식각 손상을 방지할 수 있고, 게이트 전극을 기존의 마스크 보다 작은 크기로 형성할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공함에 그 목적이 있다.Therefore, the present invention forms a gate protective film in which the existing hard mask layer and the gate insulating layer spacer are integrated by using the damascene technique, thereby preventing etch damage of the gate electrode that may occur during subsequent contact processes. Another object of the present invention is to provide a transistor manufacturing method of a semiconductor device capable of forming a gate electrode having a smaller size than a conventional mask.
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법은 웰이 형성된 반도체 기판 상에 희생 산화막을 형성하는 단계; 상기 희생 산화막의 일부를 식각 하여 다마신 패턴을 형성한 후, 상기 다마신 패턴의 내측부에 희생 질화막 스페이서를 형성하는 단계; 상기 희생 질화막 스페이서가 형성된 상기 다마신 패턴 저면의 반도체 기판 표면에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 게이트 전극을 형성하는 단계; 상기 희생 질화막 스페이서를 제거하고, 이로 인하여 상기 희생 산화막과 상기 게이트 전극간에 반도체 기판이 일부 노출되는 단계; 상기 노출된 반도체 기판에 LDD 이온 주입 영역을 형성한 후, 상기 다마신 패턴이 매립되도록 질화막을 형성하는 단계; 상기 희생 산화막의 상단부가 노출되도록 상기 질화막을 연마하고, 이로 인하여 상기 다마신 패턴 내에 상기 게이트 전극을 덮는 게이트 보호막이 형성되는 단계; 및 상기 희생 산화막을 제거한 후, 반도체 기판에 고농도 이온 주입 영역을 형성하여 소오스/드레인 접합부를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a transistor of a semiconductor device, the method including: forming a sacrificial oxide film on a well formed semiconductor substrate; Etching a portion of the sacrificial oxide film to form a damascene pattern, and then forming a sacrificial nitride film spacer on an inner side of the damascene pattern; Forming a gate oxide film on a surface of the semiconductor substrate on the bottom of the damascene pattern on which the sacrificial nitride film spacer is formed; Forming a gate electrode on the gate oxide film; Removing the sacrificial nitride film spacer, thereby partially exposing the semiconductor substrate between the sacrificial oxide film and the gate electrode; After forming an LDD ion implantation region in the exposed semiconductor substrate, forming a nitride film to fill the damascene pattern; Polishing the nitride layer to expose an upper end portion of the sacrificial oxide layer, thereby forming a gate passivation layer covering the gate electrode in the damascene pattern; And removing the sacrificial oxide layer, and forming a source / drain junction by forming a high concentration ion implantation region in the semiconductor substrate.
도 1a 내지 도 1h는 본 발명의 제 1 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.1A to 1H are cross-sectional views of a device for explaining a transistor manufacturing method of a semiconductor device according to a first embodiment of the present invention.
도 2는 본 발명의 제 2 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.2 is a cross-sectional view of a device for explaining a transistor manufacturing method of a semiconductor device according to a second embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11: 반도체 기판 12: 희생 산화막11: semiconductor substrate 12: sacrificial oxide film
13: 다마신 패턴 14: 희생 질화막 스페이서13: damascene pattern 14: sacrificial nitride film spacer
15: 게이트 산화막 16: 게이트 전극 물질층15: gate oxide film 16: gate electrode material layer
16a: 제 1 게이트 전극 물질층 16b: 제 2 게이트 전극 물질층16a: first gate electrode material layer 16b: second gate electrode material layer
160: 게이트 전극 17: LDD 산화막160: gate electrode 17: LDD oxide film
18: 소오스/드레인 접합부 18a: LDD 이온 주입 영역18: source / drain junction 18a: LDD ion implantation region
18b: 고농도 이온 주입 영역 19: 질화막18b: high concentration ion implantation region 19: nitride film
190: 게이트 보호막190: gate protective film
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1h는 본 발명의 제 1 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.1A to 1H are cross-sectional views of devices for describing a method of manufacturing a transistor of a semiconductor device according to a first embodiment of the present invention.
도 1a를 참조하면, 웰이 형성된 반도체 기판(11) 상에 다마신 기법을 위해 형성하고자 하는 게이트 구조 높이 만큼의 두께로 희생 산화막(12)을 형성한다. 게이트 전극과 게이트 절연막 스페이서가 형성될 부분의 희생 산화막(12)을 제거하여 다마신 패턴(13)을 형성한다.Referring to FIG. 1A, a sacrificial oxide layer 12 is formed on a well formed semiconductor substrate 11 to a thickness as high as a gate structure to be formed for the damascene technique. The damascene pattern 13 is formed by removing the sacrificial oxide film 12 of the portion where the gate electrode and the gate insulating layer spacer are to be formed.
도 1b를 참조하면, 다마신 패턴(13)을 포함한 전체 구조상에 희생 질화물을 증착한 후, 블랭켓 식각(Blanket etch) 공정으로 희생 질화막 스페이서(14)를 형성한다.Referring to FIG. 1B, after the sacrificial nitride is deposited on the entire structure including the damascene pattern 13, the sacrificial nitride film spacer 14 is formed by a blanket etch process.
상기에서, 희생 질화막 스페이서(14)는 기존의 게이트 절연막 스페이서와 동일한 두께로 형성한다.In the above, the sacrificial nitride film spacer 14 is formed to have the same thickness as the conventional gate insulating film spacer.
도 1c를 참조하면, 희생 질화막 스페이서(14) 형성 후에 노출되는 다마신 패턴(13) 저면의 반도체 기판(11) 표면에 게이트 산화막(15)을 형성한다. 게이트 산화막(15)이 형성된 다마신 패턴(13)을 포함한 전체 구조상에 게이트 전극 물질층(16)을 두껍게 형성한다.Referring to FIG. 1C, the gate oxide layer 15 is formed on the surface of the semiconductor substrate 11 on the bottom of the damascene pattern 13 exposed after the sacrificial nitride layer spacer 14 is formed. The gate electrode material layer 16 is thickly formed on the entire structure including the damascene pattern 13 on which the gate oxide layer 15 is formed.
상기에서, 게이트 전극 물질층(16)은 폴리실리콘층 및 금속층중 어느 하나로형성하거나, 폴리실리콘층 및 금속층의 이중 구조로 형성한다.In the above, the gate electrode material layer 16 is formed of any one of a polysilicon layer and a metal layer, or a double structure of the polysilicon layer and the metal layer.
도 1d를 참조하면, 화학적 기계적 연마(CMP) 공정으로 게이트 전극 물질층(16)을 희생 산화막(12)의 상단부가 노출되도록 연마한 후, 이어서 에치 백(etch back) 공정으로 기존의 하드 마스크층이 형성될 두께만큼 게이트 전극 물질층(16)을 식각 하여 다마신 패턴(13) 내에 게이트 전극(160)을 형성한다.Referring to FIG. 1D, the gate electrode material layer 16 is polished to expose the upper end portion of the sacrificial oxide layer 12 by a chemical mechanical polishing (CMP) process, and then an existing hard mask layer is subjected to an etch back process. The gate electrode material layer 16 is etched by the thickness to be formed to form the gate electrode 160 in the damascene pattern 13.
도 1e를 참조하면, 희생 산화막(12)과 게이트 전극(160) 사이로 노출된 희생 질화막 스페이서(14)를 습식 식각 공정으로 제거하고, 이로 인하여 희생 산화막(12)과 게이트 전극(160) 간에 반도체 기판(11)이 일부 노출된다. 노출된 반도체 기판(11)과 게이트 전극(160)의 표면을 따라 LDD 산화막(17)을 형성한 후, LDD 이온 주입을 실시하여 반도체 기판(11)의 노출된 부분에 LDD 이온 주입 영역(18a)을 형성한다.Referring to FIG. 1E, the sacrificial nitride film spacer 14 exposed between the sacrificial oxide film 12 and the gate electrode 160 is removed by a wet etching process, and thus the semiconductor substrate between the sacrificial oxide film 12 and the gate electrode 160 is removed. (11) is partially exposed. After the LDD oxide film 17 is formed along the exposed surfaces of the semiconductor substrate 11 and the gate electrode 160, LDD ion implantation is performed to expose the LDD ion implantation region 18a to the exposed portion of the semiconductor substrate 11. To form.
도 1f를 참조하면, LDD 산화막(17)이 형성된 다마신 패턴(13)을 포함한 전체 구조상에 질화막(19)을 두껍게 형성한다.Referring to FIG. 1F, the nitride film 19 is thickly formed on the entire structure including the damascene pattern 13 on which the LDD oxide film 17 is formed.
도 1g를 참조하면, 화학적 기계적 연마 공정으로 희생 산화막(12)의 상단부가 노출되도록 질화막(19)을 연마하고, 이로 인하여 다마신 패턴(13) 내에 게이트 전극(160)을 덮어 보호하는 기존의 하드 마스크층 및 게이트 절연막 스페이서가 일체화된 게이트 보호막(190)이 형성된다.Referring to FIG. 1G, the conventional hardening of the nitride film 19 is performed to expose the upper end of the sacrificial oxide film 12 by a chemical mechanical polishing process, thereby covering and protecting the gate electrode 160 in the damascene pattern 13. A gate passivation layer 190 is formed by integrating a mask layer and a gate insulating layer spacer.
도 1h를 참조하면, 게이트 보호막(190) 주변의 희생 산화막(12)을 제거한 후, 소오스/드레인 이온 주입을 실시하여 LDD 이온 주입 영역(18a)과 연결되는 고농도 이온 주입 영역(18b)을 반도체 기판(11)에 형성하고, 이로 인하여 소오스/드레인 접합부(18)가 형성되어 본 발명의 트랜지스터가 완성된다.Referring to FIG. 1H, after the sacrificial oxide film 12 around the gate protection film 190 is removed, a high concentration ion implantation region 18b connected to the LDD ion implantation region 18a is formed by performing source / drain ion implantation to form a semiconductor substrate. And the source / drain junction 18 are formed thereby completing the transistor of the present invention.
상기에서, 소오스/드레인 이온 주입 공정을 실시하기 전에 LDD 이온 주입 공정을 다시 실시하여 공정이 진행되는 과정에서 손실될 수 있는 LDD 이온 주입 영역(18a)의 LDD 이온을 보상할 수 있다.In the above, the LDD ion implantation process may be performed again before the source / drain ion implantation process to compensate for LDD ions in the LDD ion implantation region 18a which may be lost during the process.
도 2는 본 발명의 제 2 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.2 is a cross-sectional view of a device for describing a method of manufacturing a transistor of a semiconductor device according to a second embodiment of the present invention.
본 발명의 제 2 실시예는 기본적으로 전술한 제 1 실시예와 기술적 원리가 동일하며, 단지 게이트 전극(160)을 제 1 게이트 전극 물질층(16a)과 제 2 게이트 전극 물질층(16b)이 적층된 구조로 형성하는 것이 다르다. 이중막 구조의 게이트 전극(160)을 형성하는 공정 단계를 도 2와 함께 제 1 실시예의 도 1a 내지 도 1h를 다시 참조하여 설명하면 다음과 같다.The second embodiment of the present invention basically has the same technical principle as the above-described first embodiment, except that the gate electrode 160 is formed of the first gate electrode material layer 16a and the second gate electrode material layer 16b. Forming in a laminated structure is different. A process of forming the gate electrode 160 having the double layer structure will be described with reference to FIGS. 1A to 1H of the first embodiment with reference to FIG. 2 as follows.
게이트 전극 물질층(16)을 형성하는 공정까지는 동일하다. 여기서 게이트 전극 물질층(16) 대신 제 1 게이트 전극 물질층(16a)을 형성하는 것이 다르다(도 1a 내지 도 1c 및 도 2 참조).The process up to forming the gate electrode material layer 16 is the same. It is different here to form the first gate electrode material layer 16a instead of the gate electrode material layer 16 (see FIGS. 1A-1C and 2).
화학적 기계적 연마 공정 및 에치 백 공정으로 제 1 게이트 전극 물질층(16a)을 식각 하되, 이후에 형성될 제 1 게이트 전극 물질층 및 기존의 하드 마스크층이 형성될 두께만큼 제 1 게이트 전극 물질층(16a)을 식각 하여 다마신 패턴(13) 내에 남긴다. 남겨진 제 1 게이트 전극 물질층(16a)을 포함한 전체 구조상에 제 2 게이트 전극 물질층(16b)을 형성한 후, 다시 화학적 기계적 연마 공정 및에치 백 공정을 실시하여 제 2 게이트 전극 물질층(16b)을 식각 하되, 기존의 하드 마스크층이 형성될 두께만큼 제 2 게이트 전극 물질층(16b)을 식각 하여 다마신 패턴(13) 내에 제 1 및 제 2 게이트 전극 물질층(16a 및 16b)이 적층된 게이트 전극(160)을 형성한다(도 1d 및 도 2 참조).The first gate electrode material layer 16a is etched by a chemical mechanical polishing process and an etch back process, and the first gate electrode material layer 16 may be formed to a thickness at which the first gate electrode material layer to be formed and the existing hard mask layer are formed. 16a) is etched and left in the damascene pattern 13. After forming the second gate electrode material layer 16b on the entire structure including the remaining first gate electrode material layer 16a, the chemical mechanical polishing process and the etch back process are performed again to form the second gate electrode material layer 16b. ) And the second gate electrode material layer 16b is etched to a thickness at which the existing hard mask layer is to be formed, so that the first and second gate electrode material layers 16a and 16b are stacked in the damascene pattern 13. The gate electrode 160 is formed (see FIGS. 1D and 2).
상기에서, 제 1 게이트 전극 물질층(16a)이 폴리실리콘이고, 제 2 게이트 전극 물질층(16b)이 티타늄(Ti), 텅스텐(W)등과 같은 금속일 경우, 열처리에 의해 금속 실리사이드가 되어 제 2 실시예에 의한 게이트 전극(160)은 폴리사이드 (polycide)의 이중 구조가 된다.In the above, when the first gate electrode material layer 16a is polysilicon and the second gate electrode material layer 16b is a metal such as titanium (Ti), tungsten (W) or the like, the metal silicide is formed by heat treatment. The gate electrode 160 according to the second embodiment has a double structure of polycide.
이후의 공정은 도 1e 내지 도 h를 참조하여 설명한 공정과 동일하다.Subsequent processes are the same as those described with reference to FIGS. 1E through H.
상기한 본 발명의 기술적 원리는 기존의 게이트 전극의 하드 마스크 형성 공정과 스페이서 형성 공정을 따로 하는 방법대신, 물질을 증착후 화학적 기계적 연마 공정만으로도 구조 형성이 가능한 다마신 기법을 이용해서 한번에 형성함으로써, 하드 마스크층과 게이트 절연막 스페이서 사이의 틈을 없애준다.The technical principle of the present invention is to form the material at once by using a damascene technique, in which a structure can be formed only by chemical mechanical polishing after deposition, instead of a method of forming a hard mask and a spacer of a gate electrode. The gap between the hard mask layer and the gate insulating layer spacer is eliminated.
상술한 바와 같이, 본 발명은 기존의 하드 마스크층 및 게이트 절연막 스페이서가 일체화된 게이트 보호막 다마신 기법으로 형성하므로, 후속 콘택 공정시 발생할 수 있는 게이트 전극의 식각 손상을 방지할 수 있고, 게이트 전극을 기존의 마스크 보다 작은 크기로 형성할 수 있어, 반도체 소자의 신뢰성 및 수율을 향상시킬 수 있을 뿐만 아니라 소자의 고집적화 실현을 가능하게 한다.As described above, the present invention is formed by the gate protection layer damascene technique in which the existing hard mask layer and the gate insulating layer spacer are integrated, thereby preventing the etching damage of the gate electrode which may occur during the subsequent contact process, and the gate electrode It can be formed in a smaller size than the existing mask, it is possible to improve the reliability and yield of the semiconductor device as well as to realize the high integration of the device.
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| KR1019990060509A KR20010063425A (en) | 1999-12-22 | 1999-12-22 | Method of manufacturing a transistor in a semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family
ID=19628232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990060509A KR20010063425A (en) | 1999-12-22 | 1999-12-22 | Method of manufacturing a transistor in a semiconductor device |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112897454A (en) * | 2021-01-20 | 2021-06-04 | 杭州士兰集成电路有限公司 | MEMS device and method of manufacturing the same |
-
1999
- 1999-12-22 KR KR1019990060509A patent/KR20010063425A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112897454A (en) * | 2021-01-20 | 2021-06-04 | 杭州士兰集成电路有限公司 | MEMS device and method of manufacturing the same |
| CN112897454B (en) * | 2021-01-20 | 2024-02-23 | 杭州士兰集成电路有限公司 | MEMS device and method of manufacturing the same |
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