KR20010055358A - 플라즈마 표시 패널의 구동 방법 - Google Patents

플라즈마 표시 패널의 구동 방법 Download PDF

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Abstract

본 발명에 따른 구동 방법은, 서로 대향 이격된 앞쪽 기판과 뒷쪽 기판을 갖고, 기판들 사이에 X 및 Y 전극 라인들이 서로 나란하게 형성되고, 어드레스 전극 라인들이 X 및 Y 전극 라인들에 대하여 직교하게 형성되어, 각 교차점에 상응하는 표시 셀이 설정되며, 어드레스 전극 라인들이 그 중심에서 단절되어 제1 패널 및 제2 패널로서 분할 구동되는 플라즈마 표시 패널에 대하여, 최소 구동 주기가 표시방전 주기, 리셋 주기 및 어드레스 주기를 포함하며, 어드레스 주기에서 적어도 어느 한 Y 전극 라인에 주사 펄스가 인가됨과 동시에 상응하는 표시 데이터 신호가 각 어드레스 전극 라인에 인가됨으로써 표시될 화소들에 벽전하들이 형성되고, 표시방전 주기에서 X 및 Y 전극 라인들에 표시방전용 펄스가 교호하게 인가됨으로써 벽전하들이 형성되었던 화소들에서 표시방전이 일어나며, 리셋 주기에서 이전 서브-필드로부터 남아있는 벽전하들을 제거하면서 공간 전하들을 형성시키기 위한 리셋 펄스가 상응하는 Y 전극 라인에 인가되는 구동 방법이다. 여기서, 제1 패널에 표시방전 주기 및 리셋 주기가 수행되는 동안에 제2 패널에 어드레스 주기가 수행된다.

Description

플라즈마 표시 패널의 구동 방법{Method for driving plasma display panel}
본 발명은, 플라즈마 표시 패널의 구동 방법에 관한 것으로서, 보다 상세하게는, 분할 구동형 플라즈마 표시 패널의 구동 방법에 관한 것이다.
도 1은 일반적인 3-전극 면방전 방식의 플라즈마 표시 패널의 구조를 보여준다. 도 2는 도 1의 플라즈마 표시 패널의 전극 라인 패턴을 보여준다. 도 3은 도1의 패널의 한 표시 셀의 예를 보여준다. 도면들을 참조하면, 일반적인 면방전 플라즈마 표시 패널(1)의 앞면 및 뒷면 글라스 기판들(10, 13) 사이에는, 어드레스 전극 라인들(A1, A2, ..., Am-1, Am), 유전체층(11, 15), Y 전극 라인들(Y1, ..., Yn), X 전극 라인들(X1, ..., Xn), 형광체(16), 격벽(17) 및 보호층으로서의 일산화마그네슘(MgO)층(12)이 마련되어 있다.
어드레스 전극 라인들(A1, A2, ..., Am-1, Am)은 뒷면 글라스 기판(13)의 앞면에 일정한 패턴으로 형성된다. 하부 유전체층(15)은 어드레스 전극 라인들(A1, A2, ..., Am-1, Am)의 앞면에 전면(全面) 도포된다. 하부 유전체층(15)의 앞면에는 격벽(17)들이 어드레스 전극 라인들(A1, A2, ..., Am-1, Am)과 평행한 방향으로 형성된다. 이 격벽(17)들은 각 표시 셀의 방전 영역을 구획하고 각 표시 셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광체(16)는, 격벽(17)들 사이에 도포된다.
X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)은 어드레스 전극 라인들(A1, ..., Am)과 직교되도록 앞면 글라스 기판(10)의 뒷면에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 표시 셀을 설정한다. 각 X 전극 라인(X1, ..., Xn)과 각 Y 전극 라인(Y1, ..., Yn)은 투명한 도전성 재질의 ITO(Indium Tin Oxide) 전극 라인(도 3의 Xna, Yna)과 금속 재질의 버스 전극 라인(도 3의 Xnb, Ynb)이 결합되어 형성된다. 상부 유전체층(11)은 X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)의 뒷면에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 일산화마그네슘(MgO)층(12)은 상부 유전체층(11)의 뒷면에 전면 도포되어 형성된다. 방전 공간(14)에는 플라즈마 형성용 가스가 밀봉된다.
이와 같은 플라즈마 표시 패널에 기본적으로 적용되는 구동 방식은, 리셋, 어드레스 및 표시방전 단계가 단위 서브필드에서 순차적으로 수행되게 하는 방식이다. 리셋 단계에서는 이전(以前) 서브필드에서의 잔여 벽전하들이 소거되고 공간 전하들이 고르게 생성되도록 구동한다. 어드레스 단계에서는 선택된 표시 셀들에서 벽전하들이 형성되도록 구동한다. 그리고 표시방전 단계에서는 어드레스 단계에서 벽전하들이 형성된 표시 셀들에서 빛이 발생되도록 구동한다. 즉, 모든 X 전극 라인들(X1, ..., Xn)과 모든 Y 전극 라인들(Y1, ..., Yn)에 상대적으로 높은 전압의 펄스를 교호하게 인가하면, 벽전하들이 형성된 표시 셀들에서 면 방전을 일으킨다. 이때, 가스층에서 플라즈마가 형성되고, 그 자외선 방사에 의하여 형광체(16)가 여기되어 빛이 발생된다.
도 4는 일반적인 플라즈마 표시 패널의 구동 방법에 의한 단위 표시 주기 예를 들어, 순차 구동 방식에서의 단위 프레임 또는 비월 구동 방식에서의 단위 필드의 구성을 보여준다. 도 4에 도시된 구동 방법을 통상적으로 어드레스-표시 중첩(Multiple Address Overlapping Display) 구동 방법이라 부른다. 이 구동 방법에 의하면, 모든 X 전극 라인들(도 1의 X1, ..., Xn)과 모든 Y 전극 라인들(Y1, ..., Y480)에 표시방전용 펄스들이 지속적으로 인가되고, 리셋 또는 어드레스용 펄스들이 각 표시방전용 펄스 사이에서 인가된다. 즉, 단위 서브-필드 내에서 리셋 및 어드레스 단계는 개별적인 Y 전극 라인 또는 그룹에 대하여 순차적으로 수행되고, 그 나머지 시간 동안에는 표시방전 단계가 수행된다. 이에 따라, 어드레스-표시 분리(Address-Display Separation) 구동 방법에 비하여 표시 휘도가 높아지는 잇점이 있다. 여기서, 어드레스-표시 분리 구동 방법이란, 단위 서브 필드 내에서 리셋 및 어드레스 단계들이 어느 한 주기를 차지하면서 모든 Y 전극 라인들(Y1, ..., Y480)에 대하여 수행된 후에 표시방전 단계가 수행되는 방법을 말한다.
도 4를 참조하면, 단위 프레임은 시분할 계조 표시를 위하여 8 개의 서브-필드들(SF1, ..., SF8)로 구분된다. 각 서브-필드에서는 리셋, 어드레스 및 표시방전 단계들이 수행되고, 각 서브-필드에 할당되는 시간은 계조에 상응하는 표시방전 시간에 의하여 결정된다. 예를 들어, 8 비트 영상 데이터로써 프레임 단위로 256 계조를 표시하는 경우에 단위 프레임(일반적으로 1/60초)이 256 단위 시간으로 이루어진다면, 최하위 비트(Least Significant Bit)의 영상 데이터에 따라 구동되는 제1 서브-필드(SF1)는 1 () 단위 시간, 제2 서브-필드(SF2)는 2 () 단위 시간, 제3 서브-필드(SF3)는 4() 단위 시간, 제4 서브-필드(SF4)는 8 () 단위 시간, 제5 서브-필드(SF5)는 16 () 단위 시간, 제6 서브-필드(SF6)는 32 () 단위 시간, 제7 서브-필드(SF7)는 64 () 단위 시간, 그리고 최상위 비트(Most Significant Bit)의 영상 데이터에 따라 구동되는 제8 서브-필드(SF8)는 128 () 단위 시간을 각각 가진다. 즉, 각 서브-필드들에 할당된 단위 시간들의 합은 257 단위 시간이므로, 255 계조 표시가 가능하며, 여기에 어느 서브-필드에서도 표시방전이 되지 않는 계조를 포함하면 256 계조 표시가 가능하다.
단위 서브 필드의 시간은 단위 프레임의 시간과 같지만, 각 단위 서브-필드는 구동되는 Y 전극 라인들(Y1, ..., Yn)을 기준으로 서로 중첩되어 단위 프레임을 구성한다. 따라서, 모든 시점에서 모든 서브-필드들(SF1, ..., SF8)이 존재하므로, 각 어드레스 단계의 수행을 위하여 각 표시방전용 펄스 사이에 서브-필드들의 수에 따른 어드레스용 시간 슬롯들이 설정된다.
도 5는 일반적인 분할 구동형 플라즈마 표시 패널의 전극 라인 패턴을 보여준다. 도 5를 참조하면, 일반적인 분할 구동형 플라즈마 표시 패널은, 그 어드레스 전극 라인들(A1, ..., Am)이 그 중심에서 단절되어 상부 패널 및 하부 패널을 형성한다. 상부 패널에는 제1 Y 전극 라인(Y1)부터 제Y 전극 라인(), 및 제1 X 전극 라인(X1)부터 제X 전극 라인()이 할당된다. 하부 패널에는 제+1 Y 전극 라인()부터 제n Y 전극 라인(Yn), 및 제+1 X 전극 라인()부터 제n X 전극 라인(Xn)이 할당된다. 이와 같이 플라즈마 표시 패널이 분할되어 동시에 구동되므로, 어드레싱 시간이 절반으로 줄어드는 잇점이 있다.
도 5에 도시된 바와 같은 분할 구동형 플라즈마 표시 패널을 도 4와 같은 어드레스-표시 중첩 구동 방법으로써 구동시, 표시방전 주기, 리셋 주기 및 어드레스 주기로 구성된 최소 구동 주기가 지속적으로 반복되어 나타나는 구동 방법이 상용화되고 있다. 이 구동 방법에 의하면, 최소 표시방전 주기에 모든 Y 및 X 전극 라인들에 표시방전용 펄스가 교호하게 한번씩 인가되고, 이러한 최소 표시방전 주기들의 사이에서 최소의 리셋 주기 및 어드레스 주기가 나타난다. 즉, 유지 방전의 휴지기(休止期)에서 최소의 리셋 주기 및 어드레스 주기가 나타난다. 여기서, 최소의 어드레스 주기에는, 각 서브-필드(SF1, ..., SF8)의 순서에 의하여 적어도 어느 한 Y 전극 라인에 주사 펄스가 인가됨과 동시에 상응하는 표시 데이터 신호가 각 어드레스 전극 라인에 인가된다.
이와 같은 구동 방법이 분할 구동형 플라즈마 표시 패널에 적용됨에 있어서, 종래에는, 최소 구동 주기의 위상이 상부 패널과 하부 패널에 대하여 동일하도록 되어 있다. 이에 따라, 상부 패널과 하부 패널이 언제나 서로 같은 모드의 구동 주기를 가지므로, 전체적인 최대 순시 전력이 더욱 커지게 된다. 예를 들어, 최소 표시방전 주기에서 상부 패널과 하부 패널의 모든 표시 셀들이 발광하는 경우, 그 전체적인 순시 전력이 매우 커진다. 이와 같이 최대 순시 전력이 더욱 커짐에 의하여 전원 회로의 용량 부담, 노이즈 및 전자장해(Electro Magnetic Interference)파의 영향이 더욱 커진다.
본 발명의 목적은, 플라즈마 표시 패널의 구동 방법에 있어서, 전원 회로의 용량 부담, 노이즈 및 전자장해파의 영향을 줄일 수 있는 구동 방법을 제공하는 것이다.
도 1은 일반적인 3-전극 면방전 방식의 플라즈마 표시 패널의 구조를 보여주는 내부 사시도이다.
도 2는 도 1의 플라즈마 표시 패널의 전극 라인 패턴도이다.
도 3은 도 1의 패널의 한 표시 셀의 예를 보여주는 단면도이다.
도 4는 일반적인 플라즈마 표시 패널의 구동 방법에 의한 단위 표시 주기의 구성을 보여주는 타이밍도이다.
도 5는 일반적인 분할 구동형 플라즈마 표시 패널의 전극 라인 패턴도이다.
도 6은 본 발명에 따른 구동 방법에 의한 단위 표시 주기 내의 구동 신호들을 보여주는 전압 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
1...플라즈마 표시 패널, 10...앞면 글라스 기판,
11, 15...유전체층, 12...일산화마그네슘층,
13...뒷면 글라스 기판, 14...방전 공간,
16...형광체, 17...격벽,
X1, ..., Xn...X 전극 라인, Y1, ..., Yn...Y 전극 라인,
A1, ..., Am...어드레스 전극 라인, Xna, Yna...ITO 전극 라인,
Xnb, Ynb...버스 전극 라인. SF1, ...SF8...서브-필드,
SY1, ..., SY4...상부 Y 전극 구동 신호, GND...접지 전압,
,...,...하부 Y 전극 구동 신호,
SX1..4...상부 X 전극 구동 신호,
...하부 X 전극 구동 신호,
SUA1..m...상부 표시 데이터 신호,
SLA1..m...하부 표시 데이터 신호,
2, 5...표시방전용 펄스, 3...리셋 펄스,
4...표시 데이터 펄스, 6...주사 펄스.
상기 목적을 이루기 위한 본 발명의 구동 방법은, 서로 대향 이격된 앞쪽 기판과 뒷쪽 기판을 갖고, 상기 기판들 사이에 X 및 Y 전극 라인들이 서로 나란하게 형성되고, 어드레스 전극 라인들이 상기 X 및 Y 전극 라인들에 대하여 직교하게 형성되어, 각 교차점에 상응하는 표시 셀이 설정되며, 상기 어드레스 전극 라인들이그 중심에서 단절되어 제1 패널 및 제2 패널로서 분할 구동되는 플라즈마 표시 패널에 대하여, 최소 구동 주기가 표시방전 주기, 리셋 주기 및 어드레스 주기를 포함하며, 상기 어드레스 주기에서 적어도 어느 한 Y 전극 라인에 주사 펄스가 인가됨과 동시에 상응하는 표시 데이터 신호가 상기 각 어드레스 전극 라인에 인가됨으로써 표시될 화소들에 벽전하들이 형성되고, 상기 표시방전 주기에서 상기 X 및 Y 전극 라인들에 표시방전용 펄스가 교호하게 인가됨으로써 상기 벽전하들이 형성되었던 화소들에서 표시방전이 일어나며, 상기 리셋 주기에서 이전 서브-필드로부터 남아있는 벽전하들을 제거하면서 공간 전하들을 형성시키기 위한 리셋 펄스가 상응하는 Y 전극 라인에 인가되는 구동 방법이다. 여기서, 상기 제1 패널에 상기 표시방전 주기 및 리셋 주기가 수행되는 동안에 상기 제2 패널에 상기 어드레스 주기가 수행된다.
이에 따라, 상기 상부 패널과 하부 패널이 언제나 서로 다른 모드의 구동 주기를 가지므로, 전체적인 최대 순시 전력이 상대적으로 낮아지게 된다. 예를 들어, 상부 및 하부 패널의 모든 표시 셀들이 발광하는 경우, 최소 표시방전 주기가 시간상으로 엇갈리므로 그 전체적인 순시 전력이 상대적으로 낮아진다. 이에 따라, 전원 회로의 용량 부담, 노이즈 및 전자장해(Electro Magnetic Interference)파의 영향을 줄일 수 있다.
이하, 본 발명에 따른 바람직한 실시예가 상세히 설명된다.
도 6은 본 발명에 따른 구동 방법에 의한 단위 표시 주기 내의 구동 신호들을 보여준다.
도 6에서 참조부호 SY1, ..., SY4은 제1 내지 제4 서브-필드들(도 4의 SF1, ..., SF4)의 상응하는 상부 Y 전극 라인에 인가되는 상부 Y 전극 구동 신호들을, 그리고, ...,은 각 서브-필드의 상응하는 하부 Y 전극 라인에 인가되는 하부 Y 전극 구동 신호들을 가리킨다. 보다 상세하게는, SY1은 제1 서브-필드(SF1)의 어느 한 상부 Y 전극 라인에 인가되는 구동 신호를, SY2는 제2 서브-필드(SF2)의 어느 한 상부 Y 전극 라인에 인가되는 구동 신호를, SY3은 제3 서브-필드(SF3)의 어느 한 상부 Y 전극 라인에 인가되는 구동 신호를, SY4는 제4 서브-필드(SF4)의 어느 한 상부 Y 전극 라인에 인가되는 구동 신호를,은 제1 서브-필드(SF1)의 어느 한 하부 Y 전극 라인에 인가되는 구동 신호를,는 제2 서브-필드(SF2)의 어느 한 하부 Y 전극 라인에 인가되는 구동 신호를,은 제3 서브-필드(SF3)의 어느 한 하부 Y 전극 라인에 인가되는 구동 신호를, 그리고은 제4 서브-필드(SF4)의 어느 한 하부 Y 전극 라인에 인가되는 구동 신호를 각각 가리킨다. 참조부호 SX1..4은 주사되는 상부 Y 전극 라인들에 상응하는 상부 X 전극 라인 그룹들에 인가되는 구동 신호들을, 그리고은 주사되는 하부 Y 전극 라인들에 상응하는 하부 X 전극 라인 그룹들에 인가되는 구동 신호들을, SUA1..m은 주사되는 상부 Y 전극 라인들에 상응하는 상부 표시 데이터 신호들을, SLA1..m은 주사되는 상부 Y 전극 라인들에 상응하는 하부 표시 데이터 신호들을, 그리고 GND는 접지 전압을 가리킨다.
도 6에서는 지면 관계상 4 개의 서브-필드들에 한해서만 도시되었지만, 8 개의 서브-필드들이 적용되는 경우에도 동일한 구동 방법이 적용된다. 예를 들어, 제5 내지 제8 서브-필드들(도 4의 SF5, ..., SF8)에 상응하는 상부 Y 전극 라인들에 대한 어드레스 주기는 T42이고, 하부 Y 전극 라인들에 대한 어드레스 주기는 T51이다.
도 6을 참조하면, 상부 패널에 최소 표시방전 주기 및 최소 리셋 주기가 수행되는 동안(T11, T21, T31, T41, T51, T61)에는 하부 패널에 최소 어드레스 주기가 수행된다. 따라서, 상부 패널에 최소 어드레스 주기가 수행되는 동안(T12, T22, T32, T42, T52)에는 하부 패널에 최소 표시방전 주기 및 최소 리셋 주기가 수행된다. 이와 같이 상부 패널과 하부 패널이 언제나 서로 다른 모드의 구동 주기를 가지므로, 전체적인 최대 순시 전력이 상대적으로 낮아지게 된다. 예를 들어, 상부 및 하부 패널의 모든 표시 셀들이 발광하는 경우, 최소 표시방전 주기가 시간상으로 엇갈리므로 그 전체적인 순시 전력이 상대적으로 낮아진다. 이에 따라, 전원 회로의 용량 부담, 노이즈 및 전자장해파의 영향을 줄일 수 있다.
각각의 최소 표시 방전 주기는, X 및 Y 전극 라인들(도 1의 X1, ..., Xn, 및 Y1, ..., Yn)에 표시 방전용 펄스(2, 5)를 교호하게 인가함으로써 벽전하들이 형성되었던 화소들에서 표시 방전이 일어나게 하기 위한 주기이다. 각각의 최소 리셋 주기는, 이전 서브-필드로부터 남아있는 벽전하들을 제거하면서 공간 전하들을 형성시키기 위하여 이어지는 어드레스 주기에서 주사될 Y 전극 라인들에 리셋 펄스(3)를 인가하기 위한 주기이다. 각각의 최소 어드레스 주기는, 4 개의 서브-필드들에 상응하는 Y 전극 라인들에 주사 펄스(6)를 순차적으로 인가함과 동시에 상응하는 표시 데이터 신호를 각 어드레스 전극 라인에 인가함으로써 표시될 화소들에 벽전하들을 형성하기 위한 주기이다.
리셋 펄스(3)가 인가된 후 주사 펄스(6)가 인가될 때까지에는 소정의 휴지기간을 두어 상응하는 화소 영역에서 공간 전하들이 원활하게 분포되게 한다. 도 5에서 시간 T12, T21, T22및 T31은 제1 내지 제4 서브-필드들(SF1, ..., SF4)의 상부 Y 전극 라인들에 대한 휴지기간이고, 그리고 T21, T22, T31및 T32는 제1 내지 제4 서브-필드들(SF1, ..., SF4)의 하부 Y 전극 라인들에 대한 휴지기간이다. 각 휴지 기간에 인가되는 표시방전용 펄스들(5)은 실제 표시방전을 일으키지 못하고 상응하는 화소 영역에서 공간 전하들이 원활하게 분포되게 한다. 하지만, 휴지기간 외에 인가되는 표시방전용 펄스들(2)은 주사 펄스(6) 및 표시 데이터 신호(SUA1..m또는SLA1..m)에 의하여 벽전하들이 형성되었던 화소들에서 표시방전이 일어나게 한다.
휴지 기간에 인가되는 표시방전용 펄스들(5)중에서 최종 펄스들과 이에 이어지는 첫 번째 표시방전용 펄스들(2) 사이의 최소 어드레스 주기(T32또는 T41)에는 4 회의 어드레싱이 수행된다. 예를 들어, T32시간에는 제1 내지 제4 서브-필드들(SF1, ..., SF4)의 상응하는 상부 Y 전극 라인들에 대하여 어드레싱이 수행된다. 또한, T41시간에는 제1 내지 제4 서브-필드들(SF1, ..., SF4)의 상응하는 하부 Y 전극 라인들에 대하여 어드레싱이 수행된다. 도 4의 설명시 언급된 바와 같이, 모든 시점에서 모든 서브-필드들(SF1, ..., SF8)이 존재하므로, 각 어드레스 단계의 수행을 위하여 최소 어드레스 주기에는 서브-필드들의 수에 따른 어드레스용 시간 슬롯들이 설정된다.
Y 전극 라인들(Y1, ..., Yn)에 동시에 인가되는 표시방전용 펄스들(2, 5)의 종료 이후에는 X 전극 라인들(X1, ..., Xn)에 동시에 인가되는 표시방전용 펄스들(2, 5)이 시작된다. 이 X 전극 라인들(X1, ..., Xn)에 동시에 인가되는 표시방전용 펄스들(2, 5)의 종료 이후에 Y 전극 라인들(Y1, ..., Yn)에 동시에 인가되는 표시방전용 펄스들(2, 5)이 시작되기 전까지의 최소 어드레스 주기에는, 주사 펄스들(6) 및 이에 상응하는 표시 데이터 신호들(SUA1..m또는 SLA1..m)이 인가된다.
이상 설명된 바와 같이, 본 발명에 따른 플라즈마 표시 패널의 구동 방법에 의하면, 상부 패널과 하부 패널이 언제나 서로 다른 모드의 구동 주기를 가지므로, 전체적인 최대 순시 전력이 상대적으로 낮아지게 된다. 예를 들어, 상부 및 하부 패널의 모든 표시 셀들이 발광하는 경우, 최소 표시방전 주기가 시간상으로 엇갈리므로 그 전체적인 순시 전력이 상대적으로 낮아진다. 이에 따라, 전원 회로의 용량 부담, 노이즈 및 전자장해파의 영향을 줄일 수 있다.
본 발명은, 상기 실시예에 한정되지 않고, 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.

Claims (1)

  1. 서로 대향 이격된 앞쪽 기판과 뒷쪽 기판을 갖고, 상기 기판들 사이에 X 및 Y 전극 라인들이 서로 나란하게 형성되고, 어드레스 전극 라인들이 상기 X 및 Y 전극 라인들에 대하여 직교하게 형성되어, 각 교차점에 상응하는 표시 셀이 설정되며, 상기 어드레스 전극 라인들이 그 중심에서 단절되어 제1 패널 및 제2 패널로서 분할 구동되는 플라즈마 표시 패널에 대하여, 최소 구동 주기가 표시방전 주기, 리셋 주기 및 어드레스 주기를 포함하며, 상기 어드레스 주기에서 적어도 어느 한 Y 전극 라인에 주사 펄스가 인가됨과 동시에 상응하는 표시 데이터 신호가 상기 각 어드레스 전극 라인에 인가됨으로써 표시될 화소들에 벽전하들이 형성되고, 상기 표시방전 주기에서 상기 X 및 Y 전극 라인들에 표시방전용 펄스가 교호하게 인가됨으로써 상기 벽전하들이 형성되었던 화소들에서 표시방전이 일어나며, 상기 리셋주기에서 이전 서브-필드로부터 남아있는 벽전하들을 제거하면서 공간 전하들을 형성시키기 위한 리셋 펄스가 상응하는 Y 전극 라인에 인가되는 구동 방법에 있어서,
    상기 제1 패널에 상기 표시방전 주기 및 리셋 주기가 수행되는 동안에 상기 제2 패널에 상기 어드레스 주기가 수행되는 구동 방법.
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