KR20010054961A - 주파수 스위핑을 이용한 캐리어 복원 장치 - Google Patents

주파수 스위핑을 이용한 캐리어 복원 장치 Download PDF

Info

Publication number
KR20010054961A
KR20010054961A KR1019990055971A KR19990055971A KR20010054961A KR 20010054961 A KR20010054961 A KR 20010054961A KR 1019990055971 A KR1019990055971 A KR 1019990055971A KR 19990055971 A KR19990055971 A KR 19990055971A KR 20010054961 A KR20010054961 A KR 20010054961A
Authority
KR
South Korea
Prior art keywords
output
lock
frequency
phase
carrier
Prior art date
Application number
KR1019990055971A
Other languages
English (en)
Other versions
KR100315350B1 (ko
Inventor
정기주
김대진
박성우
김진율
Original Assignee
홍승억
(주) 엠엠씨 테크놀로지
강상훈
정보통신연구진흥원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 홍승억, (주) 엠엠씨 테크놀로지, 강상훈, 정보통신연구진흥원 filed Critical 홍승억
Priority to KR1019990055971A priority Critical patent/KR100315350B1/ko
Publication of KR20010054961A publication Critical patent/KR20010054961A/ko
Application granted granted Critical
Publication of KR100315350B1 publication Critical patent/KR100315350B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
    • H04L27/38—Demodulator circuits; Receiver circuits
    • H04L27/3818—Demodulator circuits; Receiver circuits using coherent demodulation, i.e. using one or more nominally phase synchronous carriers
    • H04L27/3836—Demodulator circuits; Receiver circuits using coherent demodulation, i.e. using one or more nominally phase synchronous carriers in which the carrier is recovered using the received modulated signal or the received IF signal, e.g. by detecting a pilot or by frequency multiplication
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
    • H04L27/22—Demodulator circuits; Receiver circuits
    • H04L27/227—Demodulator circuits; Receiver circuits using coherent demodulation
    • H04L27/2271—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

주파수 스위핑을 이용한 캐리어 복원 장치가 개시된다. 디-로테이터에서 일정 범위의 주파수를 스위핑하고 주파수 오프셋의 근처를 스위핑하는 록(lock)이 걸리는 때를 캐리어복원기에서 검출하여 디-로테이터가 주파수 스위핑을 멈추도록 한다. 록이 걸린 후에는 일반적인 위상동기루프에 의해 위상을 잡아준다. 또한, 주파수복원기로부터 장시간의 시스템 동작에 따른 주파수 오프셋의 변화량을 피드백받아 디로테이터의 주파수 스위핑시 이를 보정해 준다. 디-로테이터에서 주파수 스위핑을 수행하면 폴스 록이 SRC필터에서 주파수 영역의 불일치로 인한 에러 때문에 발생하지 않는다.

Description

주파수 스위핑을 이용한 캐리어 복원 장치 {APPARATUS FOR CARRIER RECOVERY BY USING FREQUENCY SWEEPING}
본 발명은 디지털 통신 시스템에 관한 것으로서, 보다 상세하게는 디지털 통신의 수신측에 장치에 있어서 주파수 스위핑을 이용하며 폴스 록(false lock) 검출이 필요치 않는 캐리어 복원장치에 관한 것이다.
일반적으로 디지털 통신 시스템에서 채널을 통해 전송되어온 신호는 여러 가지 잡음이나 다중 경로에 의한 왜곡을 포함하기 때문에, 위상이나 주파수를 변조시켜 전송한 신호에서는 위상 에러와 타이밍 에러 등을 초래하게 된다. 이로 인해 캐리어의 간섭과 전력 레벨의 감소를 야기시키기 때문에 수신측에서는 변조된 신호로부터 정보를 얻기 위해서는 캐리어의 복원이 반드시 필요하다.
일반적으로 위성을 사용하여 방송하는 경우에는 송신전력이 크게 취해지지않기 때문에 효율이 좋은 변조방식을 채용하지 않으면 안된다. 따라서, 위성방송에는 디지털 변조방법으로 효율이 좋은 직교위상천이변조(quadrature phase shift keying: QPSK) 방식이 많이 채용되고 있다. QPSK 방식은 진폭이 일정하고 위상 정보만을 전송하면 되기 때문에 최대로 진폭 변조가 걸려 효율이 좋다. 디지털 데이터 통신의 신호 변조방식으로 또 널리 이용되는 것에는 16QAM 변조방식이 있다.
QPSK방식의 동작원리는 4개의 위상을 쉬프트 키잉하는 방식으로서, 데이터를 I축과 Q축으로 나누고(각각 1비트), 이 데이터에 직교한 즉, 90°위상을 쉬프트한 전송 캐리어를 각각 변조한 것이다. 따라서 QPSK 변조되어 고속 전송된 신호를 수신하는 위성방송 수신기에서는 QPSK 복조시 캐리어 동기여부를 검출하는 록검출회로가 필요하게 된다.
도 1은 주파수 스위핑을 이용한 종래의 캐리어 복원장치의 구성을 나타낸 블록도이고, 도 2는 도 1에 도시된 주파수스위퍼/캐리어복원기(frequence sweep & carrier recovery)(16)의 상세 구성을 도시한 블럭도이다.
종래의 캐리어 복원장치는 아날로그 형태의 기저대역 입력신호를 디지털 신호로 변환하는 아날로그/디지털 변환기(이하 'ADC'라 함)(10), 송신단의 성형 필터(비도시)와 정합되는 필터인 제곱근상승필터(square-root raised filter: 이하 'SRC 필터'라 함)(12), 훈련 데이터열을 사용하지 않고 일반 데이터만을 가지고 다중 경로와 같은 채널 왜곡을 보상해주기 위한 블라인드 이퀄라이저(blind equalizer)(14), 주파수 스위핑과 위상동기루프(phase locked loop: PLL)를 가지고 캐리어 주파수 복원과 위상 복원을 수행하는 주파수스위퍼/캐리어복원기(16), 90도, 180도 및 270도 위상이 어긋난 상태를 바로 잡아주는 출력위상제어기(18), 채널 디코딩 부분으로 채널상에서의 잡음으로 인한 에러를 정정해주는 에러정정복호기(20), 그리고 위상 에러를 생성하는 위상검출기(22)를 구비한다.
도 2는 주파수스위퍼/캐리어복원기(16)의 상세한 구성을 도시한다. 주파수스위퍼/캐리어복원기(16)는 브라인드 이퀄라이저(14)의 출력과 수치제어발진기(16e)의 출력을 복소 곱셈을 하여 출력하는 복소곱셈기(16a), 16QAM 변조방식에서 바깥쪽 4 심볼만을 분리하여 출력하는 신호분리기(16b), 복소곱셈기(16a)의 출력신호의 위상 에러를 생성하기 위한 위상검출기(16c), 위상에러 성분 중에 고주파 성분을 제거하고 저주파 성분만을 통과시키는 루프필터(16d), 전압제어발진기(VCO)를 디지털적으로 구현한 것으로서 루프필터(16d)의 출력값에 따른 주파수를 가지는 sin값과 cos값을 생성하는 수치제어발진기(numerically controlled oscillator: NCO)(16e), 캐리어 주파수 복원 모드에서 록이 걸리는 지를 검출하는 록검출기(16f), 주파수 스위핑을 위한 위상값을 만들어내는 주파수스위프위상발생기(16g), 그리고 데이터값을 성상도 상에서 제일 가까운 원래의 신호점에 해당하는 값으로 만들어주는 슬라이서(16h)를 포함한다.
위와 같이 종래의 캐리어 복원장치의 경우, 이퀄라이저(14)의 후단의 캐리어복원기 블록내에 캐리어스위퍼가 포함되어 있다. 캐리어복원기 블록에서 일정한 범위의 주파수를 스위핑하면서 록(lock)이 걸리는지를 보고 록이 걸리면 주파수 스위핑을 멈춘다.
이 방식을 QPSK나 직교진폭변조(quadrature amplitude modulation: QAM) 방식에 따라 신호를 변조하는 시스템에 사용할 경우, 이 변조방식의 성상도(constellation)의 특성상 매 심볼마다 90도의 정수배로 위상이 계속 돌아가면 즉, 심볼율의 n/4 (단, n=1, 2, 3, ...)의 주파수 오프셋에 대해서 캐리어복원기에서 록이 걸린 것처럼 보이는데 이를 폴스 록(false lock)이라 한다. 따라서, 이 폴스 록과 트루 록(true lock)을 판별해 줄 수 있는 회로가 더 필요하다.
16 QAM 변조방식에 대해서는, 16개의 신호점 모두를 사용하면 도 3(a)에 도시한 것처럼 위에서 말한 폴스 록 뿐만 아니라 약 30도 근방에서 또 다른 폴스 록이 발생한다. 따라서, 이 방식은 폴스 록을 판별하기 위한 회로의 구성이 복잡해지는 문제가 발생한다.
이에 비해 바깥쪽의 4 신호점만을 사용하면 도 3(b)에 도시된 것처럼 다른 폴스 록이 발생하지 않으므로 폴스 록을 판별하기 위한 회로의 구성이 앞의 방식에 비해서는 간단해진다. 종래에는 이 방식을 주로 채용하여, 신호분리기(16b)에서 바깥쪽의 4 신호점들을 구별하여 이 4 신호점에 대해서만 나머지 캐리어 복원기들을 동작시키는 방식이 활용되었다. 그렇지만 이 방식도 기본적으로는 캐리어 복원기에 주파수 스위퍼가 포함되어 있고 매 심볼마다 90도의 정수배로 위상이 계속 돌아가면 폴스 록이 발생하므로 폴스 록을 검출하기 위한 회로를 반드시 필요로 한다는 점에서는 마찬가지의 문제를 안고 있다.
본 발명은 QPSK와 16QAM 변조방식에 있어서 별도의 회로의 추가 없이 폴스 록을 제거할 수 있고 장시간의 시스템 동작에 따른 캐리어 주파수 오프셋의 변화량을 감시하여 보상함으로써 신호 대 잡음비(SNR)가 낮은 지역에서도 양호한 수신 품질을 제공할 수 있는 캐리어 복원 장치를 제공하는 것을 그 목적으로 한다.
도 1은 종래기술에 따른 캐리어복원 시스템의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 캐리어복원기의 상세한 구성을 도시한 상세블럭도이다.
도 3은 16QAM에 대한 캐리어 복원 S-곡선을 도시한다.
도 4는 본 발명에 따른 캐리어복원 시스템의 구성을 도시한 블록도이다.
도 5는 SRC필터의 주파수특성도이다.
도 6은 본 발명에 따른 디-로테이터(de-rotator)의 구성을 도시한 상세 블록도이다.
도 7은 본 발명에 따른 캐리어 복원기의 구성을 도시한 상세 블록도이다.
도 8은 본 발명에 따른 신호분리기의 구성을 도시한 상세 블록도이다.
도 9는 본 발명에 따른 위상검출기의 구성을 도시한 상세 블록도이다.
도 10은 본 발명에 따른 루프필터의 구성을 도시한 상세 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
40: A/D변환기 50: 디-로테이터(de-rorator)
52: 복소곱셈기 54:수치제어발진기/주파수스위퍼
60: SRC필터 70: 블라인드 이퀄라이저
80: 캐리어복원기 90: FEC
150: 제1 복소곱셈기 160: 주파수스위퍼
180: 제1수치제어발진기 190: 제2복소곱셈기
200: 신호분리기 210: 위상검출기
220: 루프필터 230: 제2수치제어발진기
240: 주파수오프셋모니터 250: 슬라이서
260: 록검출기
상기의 목적을 달성하기 위하여, 기저대역의 아날로그 복소수 신호를 입력으로 받아 샘플링하여 디지털 복소수 데이터로 변환하는 아날로그/디지털 변환수단; 캐리어 주파수의 오프셋 변화량(afc_phase)과 PLL록이 걸렸는지에 관한 록검출데이터(afc_lock_det)에 의거하여 상기 아날로그/디지털변환수단으로부터 입력되는 디지털 복소수 데이터에 대하여 주파수 스위핑을 수행하여 기저대역에서 주파수 오프셋을 보상한 데이터를 출력하는 디-로테이터; 디-로테이터의 출력을 입력으로 받아 신호대잡음비가 최대가 되도록 하여 출력하는 SRC필터; SRC필터로부터 출력데이터를 입력받아 채널상의 다중경로에 의한 데이터 왜곡을 보상하여 출력하는 블라인드 이퀄라이저; 및 블라인드 이퀄라이저의 출력을 입력으로 받아 상기 출력으로부터 캐리어 주파수의 상기 주파수 오프셋의 변화량(afc_phase)과 PLL록이 걸렸는지에 관한 상기 록검출데이터(afc_lock_det)를 검출하여 출력하고, 캐리어 위상을 복원해주는 캐리어복원기를 구비하는 것을 특징으로 하는 디지털 통신 시스템의 캐리어 복원장치가 제공된다.
상기 디-로테이터는 일정 범위의 주파수를 스위핑하다가 상기 캐리어복원기가 주파수 오프셋의 근처를 스위핑하는 록(lock)이 걸리는 때를 검출하여 상기 록검출데이터를 상기 디-로테이터에 제공하며 주파수 스위핑 동작을 을 멈추도록 하고, 록이 걸린 후에는 일반적인 위상동기루프에 의해 위상을 잡아준다. 이와 같은기능을 수행하기 위해, 상기 디-로테이터는 상기 록검출데이터(afc_lock_det)에 의해 록 제어를 받으면서 주파수스위핑을 위한 위상값을 생성하는 주파수스위퍼; 상기 주파수스위퍼의 출력 위상값과 상기 주파수 오프셋의 변화량(afc_phase)의 합을 입력으로 받아 그 크기에 대응되는 주파수를 갖는 신호의 코사인성분과 사인성분을 각각 별도로 출력하는 제1 수치제어발진기; 및 상기 아날로그/디지털 변환기의 I채널 출력과 Q채널 출력을 상기 제1 수치제어발진기의 출력과 복소수 곱셈을 수행하는 복소곱셈부를 구비한다.
한편, 상기 캐리어복원기는 상기 블라인드 이퀄라이저의 I채널과 Q채널의 출력단에 연결됨과 동시에 제2 수치제어발진기의 출력단에 연결되어 상기 블라인드 이퀄라이저의 두 채널의 출력과 상기 제2 수치제어발진기의 코사인과 사인 성분의 출력간의 복소곱셈을 수행하여 그 연산결과(PHI(n), PHQ(n))를 출력하는 제2 복소곱셈기; 상기 제2 복소곱셈기의 출력(PHI(n), PHQ(n))의 신호전력을 측정하여 16QAM 변조방식의 16개의 신호점들 중에서 바깥쪽 4 심볼만을 분리해내는 신호분리기; 상기 제2 복소곱셈기의 두 채널의 출력(PHI(n), PHQ(n))을 입력받아 이들 출력이 갖는 위상에러(ek)를 산출하는 위상검출기; 상기 위상검출기가 산출한 위상에러(ek)에 포함된 잡음을 제거하여 출력하는 루프필터; 상기 루프필터로부터 잡음이 제거된 위상에러(delta_phase)를 입력받아 그 크기에 대응하는 주파수를 갖는 신호를 발생시켜 상기 코사인과 사인 성분의 출력형태로 상기 제2 복소곱셈기로 제공하는 제2 수치제어발진기; 상기 루프필터의 출력을 입력받아 데이터 복원이 불가능한 정도의주파수 오프셋에 변화가 있는 지를 검출하여 그 크기를 상기 디-로테이터에 제공하는 주파수 오프셋 모니터; 상기 제2 복소곱셈기의 두 채널의 출력(PHI(n), PHQ(n))을 입력받아 데이터값을 성상도 상에서 제일 가까운 원래의 신호점에 해당하는 값으로 만들어주는 슬라이서; 및 상기 슬라이서의 출력과 상기 제2 복소곱셈기의 두 채널의 출력(PHI(n), PHQ(n))간의 차이를 측정하고 상기 차이를 기준값과 비교하여 PLL 록(Lock)의 발생에 관한 정보를 상기 디-로테이터로 제공하는 록검출기를 구비하는 것을 특징으로 한다.
본 발명의 경우 주파수스위퍼가 디-로테이터(de-rotator)에서 수행이 되므로 폴스 록이 발생하는 심볼율의 n/4 (단, n=1, 2, 3,...)의 주파수가 어긋나 있으면 도 3에서의 SRC 필터에서 주파수 영역의 불일치(mismatch)로 인한 에러 때문에 캐리어 복원기에서 록이 걸리지 않는다. 따라서, 폴스 록이 발생하지 않기 때문에 이를 판별하기 위한 별도의 회로가 필요하지 않으므로 구조가 간단해진다.
그리고 장시간의 시스템 동작에 따른 캐리어 주파수 오프셋의 변화량을 감시하여 보상하는 회로를 추가함으로써 SNR이 낮은 지역에서의 수신 품질을 높일 수 있게 된다.
본 발명의 바람직한 구성과 다양한 실시예는 특허청구범위의 기재 및 후술하는 상세한 설명으로부터 보다 명확하게 이해될 수 있을 것이다.
이하, 첨부한 도면을 참조하여, 본 발명의 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 4는 본 발명의 일실시예에 따른 캐리어복원 시스템의 구성을 도시한다. 도면에 따르면, 캐리어복원 시스템은 아날로그/디지털 변환기(ADC)(40), 디-로테이터(de-rotator)(50), SRC 필터(60), 블라인드 이퀄라이저(70), 캐리어복원기(80) 및 순방향에러정정기(forward error corrector: FEC)(90)을 구비한다. 굵은 실선의 화살표는 기저대역의 복소수 데이터의 흐름을 나타내고 점선의 화살표는 레지스터를 이용한 제어신호값이다.
ADC(40)는 기저대역까지 내려진 아날로그 복소수 신호를 입력으로 받아 I채널과 Q채널에 대하여 별도로 샘플링하여 디지털 복소수 데이터로 변환하여 디-로테이터(50)에 제공한다.
디-로테이터(50)는 ADC(40)로부터 상기 두 채널에 대한 디지털 복소수 데이터를 입력으로 받아 주파수 스위핑을 수행하여 기저대역에서 주파수 대역의 편이 즉, 주파수 오프셋을 보상한 데이터를 출력한다.
SRC 필터(60)는 송신단의 펄스성형필터(비도시)와 매칭되는 필터로서 디-로테이터(50)의 출력을 입력으로 받아 신호대잡음비가 최대가 되도록 하여 출력한다.
블라인드 이퀄라이저(70)는 SRC 필터(60)로부터 출력데이터를 입력받아 훈련 데이터열(training sequence)을 사용하지 않고 일반 데이터만을 이용하여 채널상의 다중경로에 의한 데이터 왜곡을 보상해준다.
캐리어복원기(80)는, 전형적인 PLL루프로서, 블라인드 이퀄라이저(70)의 출력을 입력으로 받아 디-로테이터(50)와 연동하여 캐리어 주파수 오프셋을 검출하고 캐리어 위상을 복원해 준다.
FEC(90)는 캐리어복원기(80)의 출력을 입력받아 채널상에서의 잡음(noise)으로 인한 에러를 정정해 주는 채널 디코딩 부분이다.
본 발명의 캐리어복원 시스템은 디-로테이터(50)에서 일정 범위의 주파수를 스위핑하고 주파수 오프셋의 근처를 스위핑할 때 즉, 록(lock)이 걸리는 때를 캐리어복원기(80)에서 검출하여 디-로테이터(50)가 주파수 스위핑을 멈추도록 하는 오픈 루프 형태를 가지는 캐리어 주파수 복원모드를 수행하는 기능과, 록이 걸린 후에는 일반적인 위상동기루프(phase locked loop: PLL)에 의해 위상을 잡아주는 캐리어 위상 복원모드를 수행하는 기능 및 장시간의 시스템 동작에 따른 주파수 오프셋의 변화량을 감시하여 이를 보정해 주는 기능 등을 가진다.
디-로테이터(50)에서 주파수 스위핑을 수행하면 종래 기술에서 발생했던 폴스 록이 SRC필터(60)에서 주파수 영역의 불일치(도 5 참조)로 인한 에러 때문에 발생하지 않는다. 예를 들어 자세히 설명하면 다음과 같다.
심볼율은 20 MBaud이고 주파수 스위핑 범위는 ±5 MHz이며 (DAVIC 표준에서 주파수 오프셋이 발생할 수 있는 범위를 ±5 MHz로 권고하고 있으므로 이 권고안에 따른다), 주파수 오프셋이 2 MHz인 경우를 가정하면, 심볼율의 1/4에 해당하는 주파수가 5 MHz이므로 -3 MHz (= 2 MHz - 5 MHz)에서 폴스 록이 발생한다.
SRC필터(60)에서 보면 종래기술에 따른 주파수복원 시스템은 폴스 록과 트루 록의 두 경우에 모두 ±5 MHz까지 주파수 영역의 불일치로 인한 에러가 발생한다. 따라서 이 에러를 이용하여 폴스 록과 트루 록을 구별할 수는 없으며 그 결과 폴스 록만 별도로 걸리지 않도록 할 수는 없었다.
그러나 본 발명에서는 주파수 스위핑을 디-로테이터(50)에서 수행하기 때문에 SRC필터(60)의 입장에서 보면 트루 록일 경우에는 주파수 영역의 불일치가 없고 폴스 록일 경우에는 항상 ±5 MHz의 불일치가 있다. 도 5는 SRC필터의 주파수 영역을 도시하는 그래프로서, 도면에서 실선(100)은 SRC 필터의 주파수특성 응답곡선이고, 점선(110)은 주파수 오프셋에 의해 이동한 SRC필터(60) 입력신호의 주파수특성 응답곡선을 의미하며, 빗금부분(120)은 두 주파수 영역이 어긋난 부분을 나타낸다. 이는 주파수 영역의 불일치 여부의 판단으로부터 폴스 록과 트루 록의 구별이 가능하다는 것을 의미한다. 따라서 이때 발생하는 에러에 의해 폴스 록이 걸리지 않도록 캐리어 복원기(80)에서 PLL의 파라미터(parameter)를 적당히 조절해 줄 수 있다. 즉, 디-로테이터(50)가 주파수 스위핑을 수행하는 경우, 폴스 록이 발생하는 심볼율의 n/4의 주파수가 어긋나 있으면 정합필터인 SRC필터(60)에서 주파수 영역의 불일치로 인한 에러 때문에 캐리어 복원기(80)에서 록이 걸리지 않는다.
도 6은 디-로테이터(50)의 상세도이다. 디-로테이터(50)는 크게 복소곱셈부(150), 제1 NCO(180) 그리고 주파수스위퍼(160)로 구성된다.
주파수스위퍼(160)는 freq_sweep_phase 신호의 클럭율(clock rate)에 따라 그 카운트값이 증감하는 카운터(164)로 구성이 가능하다. 주파수스위퍼(160)의 출력값은 제1 NCO(180)의 입력으로 들어가는 ΔΦ 값이다. ΔΦ는 주파수 스위핑을 위한 위상값이다. 카운터(164)로 인가되는 세 개의 입력값 즉, initial value, afc_lock_det, freq_sweep_phase는 레지스터(비도시)에 저장된 값이며 주파수 스위핑을 제어한다. initial value은 카운터(164)의 초기값을 지정해 주는 것으로 주파수 스위핑의 시작점의 주파수 값이다. freq_sweep_phase는 주파수 스위핑의 속도를 조절하는 것으로 카운터(164)의 동작 클럭이다. afc_lock_det는 캐리어복원기(80)에서 록이 걸렸는지를 알 수 있는 값으로 록이 걸리기 전에는 '0'의 값을 가지고 록이 걸리면 '1'의 값을 가진다. afc_lock_det의 값이 '0'이면 카운터(164)가 값을 증가시켜 주파수를 스위핑하고 '1'이면 카운터(164)가 동작을 멈추고 이전의 출력값을 계속 유지한다.
카운터(164)의 출력값은 가산기(170)에 의해 afc_phase와 합산되어 제1 NCO(180)의 입력으로 제공된다. afc_phase도 레지스터에 저장되는 값이다. 캐리어복원기(80)의 주파수 오프셋 모니터(240, 도 7)에서 긴 시간 동안의 주파수 오프셋의 변화량을 측정하여 이 변화량에 대응하는 위상값 afc_phase을 afc_phase 레지스터(비도시)에 쓰면 디-로테이터(50)는 이 값을 읽어서 상기 변화량만큼 주파수를 이동시켜 보상한다.
제1 NCO(180)는 주파수스위퍼(160)의 출력값과 afc_phase 레지스터의 값을 합산한 위상값을 가산기(170)로부터 제공받아 이 위상값에 대응하는 주파수를 갖는 신호의 실수성분인 cosine값과 허수성분인 sine값을 생성한다.
제1 복소곱셈기(150)는, 다수의 곱셈기(252, 153, 154, 155)와 가산기(152, 156)로 구성되어, 주파수 오프셋이 포함되어 있는 ADC(40)의 출력 데이터 ADC_OUTI(m), ADC_OUTQ(m)와 제1 NCO(180)의 출력 cos(m), sin(m)의 복소곱을 수행하고 그 복소곱의 연산 결과를 SRC필터(60)의 입력신호 SRC_INI(m), SRC_INQ(m)로제공한다. 제1 복소곱셈기(150)의 위와 같은 복소곱에 의해 ADC(40)의 출력데이터에 포함된 주파수 오프셋이 상쇄된다. 제1 복소곱셈기(150)의 두 출력은 아래의 두 식으로 계산된 값이다.
SRC_INI(m) = ADC_OUTI(m) x cos(m) - ADC_OUTQ(m) x sin(m)
SRC_INQ(m) = ADC_OUTI(m) x sin(m) + ADC_OUTQ(m) x cos(m)
도 7은 캐리어복원기(80)의 상세 구성을 도시한다. 캐리어 복원기(80)는 제2 복소곱셈기(190), 신호분리기(200), 위상검출기(210), 루프필터(220), 제2 NCO(230), 주파수오프셋모니터(240), 슬라이서(250), 록검출기(260) 및 오어게이트(270)를 구비한다. 제2 복소곱셈기(190)와 제2 NCO(230)는 구성형태와 기능면에서 디-로테이터(50)의 제1 복소곱셈기(150)와 제1 NCO(180)와 동일하다.
제2 복소곱셈부(190)는 브라인드 이퀄라이저(70)로부터 제공되는 I채널과 Q채널의 출력(EQI(n), EQQ(n))과 제2 NCO(230)의 출력(cosin값, sin값)를 복소곱셈을 한다.
앞서 설명한 바와 같이 16QAM 변조방식에 대해서는 16개의 신호점 모두를 사용하지 않고 바깥쪽의 4 신호점만을 사용하면 다른 폴스 록이 발생하지 않으므로, 신호분리기(200)는 16개의 신호점들 중에서 바깥쪽 4 심볼만을 분리해낸다. 신호의 분리는 신호전력을 측정하여 분리한다.
도 8은 신호분리기(200)의 보다 상세한 구성예를 도시한다. 신호분리기(200)는 제2 복소곱셈기(190)의 I채널과 Q채널의 출력 PHI(n)과 PHQ(n)를 입력받으며, 16QAM 변조방식일 때만 동작한다. 신호분리기(200)는 상기 PHI(n)과 PHQ(n)를 각각 제곱하여 출력하는 곱셈기(280, 290)와, 이 두 개의 곱셈기(280, 290)의 출력을 합산하는 가산기(300), 그리고 가산기(300)의 출력과 PLL_TH 레지스터(비도시)의 값 PLL_TH(14)의 크기를 비교하여 전자가 크면 '1'을 출력하고 작으면 '0'을 출력하는 비교기(310)로 구성된다.
신호분리기(200)에서 x>y인 경우 그 출력 16QAM_outside이 '1'의 값을 가지고, x<y인 경우는 16QAM_outside이 '0'의 값을 가지는 것과 4개의 신호점만을 구별하는 것과의 상관관계는 도 11에 도시된 16QAM의 성상도를 참조하여 설명한다. 도 11의 성상도에서 최외곽원(500)상에 있는 바깥쪽 4개의 신호점만을 구별하는 것이 신호분리기(200)의 기능이다. 원점에서 각 신호점까지의 거리의 제곱이 각 신호점의 전력이다. 따라서 바깥쪽 4 신호점만을 구별하기 위해서는 최외곽원(500)과 가운데원(510) 사이의 중간 정도에 해당하는 전력값을 경계값(y)으로 주고 신호분리기(200)의 입력으로 들어오는 각 신호들의 전력을 구한 값(x)과 비교해서 x>y이면, 즉 신호분리기의 입력으로 들어온 신호의 전력이 경계값보다 크면 16QAM_outside가 '1'이 출력으로 나오고 바깥쪽 4신호점 중 하나임을 의미한다. 반대로 x<y이면 16QAM_outside가 '0'이 출력으로 나오고 가운데원(510)과 최내곽원(520) 상의 신호점들 중 하나임을 의미한다. 도 3(b)와 같은 S-curve를 얻기 위해서는 도 11의 최외곽원(500) 선상의 바깥쪽 4 신호점만을 사용해야 하기 때문에 이와 같은 신호분리기(200)가 필요하게 된다.
그리고 신호분리기(200)의 출력값 16QAM_outside과 변조방식을 나타내는 mode_sel 레지스터(비도시)의 값 mode_sel을 오어게이트(270)에 제공하여 논리합하여 fPLL_EN신호를 만든다. 후술할 위상검출기(210)와 루프필터(220)는 fPLL_EN신호가 '1'일 때에만 동작한다.
QPSK의 성상도는 위 16QAM의 성상도의 신호점들 중에서 최외곽원(500)상의 바깥쪽 4신호점만으로 되어 있다. 그래서 QPSK에 대해서는 따로 신호 분리기가 필요하지 않는다. fPLL-EN신호가 1이라는 것은 도 7의 오어게이트(270)에서 확인할 수 있듯이 QPSK변조 방식이거나 16QAM 변조 방식에서 최외곽원(500)상의 바깥쪽 4신호점에 해당하는 신호임을 의미한다. 그리고 도 3(b)와 같은 S-곡선을 얻는다는 것은 QPSK 변조 방식이면 모든 신호점에 대해서, 16QAM 변조 방식이면 빨간 선상의 바깥쪽 4 신호점에 대해서만 위상 검출기(210)와 루프필터(220)를 동작시켜야만 얻을 수 있다.
위상검출기(210)는 제2 복소곱셈기(190)의 두 채널의 출력 PHI(n)과 PHQ(n)을 입력받아 이들 출력이 갖는 위상에러를 산출한다. 도 9는 위상검출기(210)의 상세한 회로 구성을 보여준다. 도면을 참조하면, 위상검출기(210)는 상기 두 채널의 출력 PHI(n)과 PHQ(n)의 2에 대한 보수를 생성하는 보수기(330, 360), PHI(n)과 PHQ(n)의 최상위 1비트를 추출하는 MSB추출부(320, 350)를 갖는다. 이와 더불어 위상검출기(210)는 MSB추출부(320)가 제공하는 상기 I채널의 출력 PHI(n)의 최상위비트의 값에 따라 상기 Q채널의 출력 PHQ(n)과 이의 2에 대한 보수 중 어느 하나를 선택적으로 출력하는 멀티플렉서(370), MSB추출부(350)가 제공하는 상기 Q채널의 출력 PHQ(n)의 최상위비트의 값에 따라 상기 I채널의 출력 PHI(n)과 이의 2에 대한 보수 중 어느 하나를 선택적으로 출력하는 멀티플렉서(340), 그리고 이들 두 멀티플렉서(340, 370)로부터 출력되는 두 데이터를 합산하여 위상 에러 ek를 출력하는 가산기(380)를 더 갖는다. 위상 에러 ek는 아래 수식에 의해서 계산되는데, 슬라이서(250)의 출력은 일정한 상수값이므로 제2 복소곱셈기(190)의 출력값과 부호만으로 계산이 가능하다.
ek= Im{yk a k *} = yik a rk-yrk a ik= C(yiksgn[yrk]-yrksgn[yik])
루프필터(220)는 위상검출기(210)가 산출한 위상 에러 ek를 입력받는다. 위상검출기(210)에서 나오는 출력에는 일반적으로 잡음이 포함되어 있다. 이 잡음은 평균이 0이다. 따라서 이 잡음 특성을 이용하여 잡음을 제거하는 것이 루프 필터(220)이다. 루프필터(220)는 일종의 저역통과필터(LPF)인데 LPF는 입력으로 들어오는 신호의 평균을 취하는 것과 유사한 역할을 한다. 또한 루프필터(220)는 빠르게 변하는 고주파 성분을 제거하고 천천히 변하는 저주파 성분만을 통과시킨다.
도 10에 도시된 루프필터(220)는 일반적으로 2차 루프필터(Second-order Loop Filter)로서 많이 쓰이는 구조이다. 이 루프필터(220)는 위에서 말한 것처럼 위상검출기의 출력을 입력으로 받아 잡음과 고주파 성분을 제거한 신호를 출력한다. 루프필터(220)는 두 가지 모드로 동작한다. PLL은 먼저 주파수 오프셋을 검출하는 캐리어 주파수 복원 모드와 주파수 오프셋을 잡은 후에는 위상 에러를 보정하는 캐리어 위상 복원 모드로 동작한다. PLL의 이 두 모드를 구별하는 것이 루프필터의 파라미터인 γ와 ρ값을 조절하는 것이다. 먼저, PLL이 캐리어 주파수 복원 모드로 동작할 때는 폴스 록은 걸리지 않고 트루 록만 걸리도록 실험적으로 γ와 ρ값을 얻어서 설정하고 캐리어 위상 복원 모드로 동작할 때는 위상 에러를 최소화시키는 γ와 ρ값을 역시 실험적으로 얻어서 설정한다. γ와 ρ값의 전환은 afc_lock_det 레지스터(424)의 값과 멀티플렉서(412, 422)를 이용하여 실현된다. 즉, afc_lock_det 레지스터(424)의 값이 0이면 캐리어 주파수 복원 모드로서 γ1(9)와 ρ1(6)이 선택되고 afc_lock_det 레지스터값이 1이면 캐리어 위상 복원 모드로서 γ2(5)와 ρ2(9)이 선택된다. 그리고 γ와 ρ값을 곱하는 곱셈기가 필요하지만 간단히 쉬프터(410, 414)를 사용하여 쉬프트시키는 것으로 대체가 가능하다. 왼쪽으로 1비트 쉬프트시키면 2를 곱한 것과 같고 오른쪽으로 1비트 쉬프트시키면 2로 나눈 것과 같다. 또한, 쉬프터(414)의 출력은 가산기(416)의 출력의 z-역변환(420)과 합산되어 출력되어 가산기(418)에 제공되며, 최종적으로 쉬프터(410)의 출력과 합산되어 출력된다.
제2 NCO(230)는 루프필터(220)로부터 잡음이 제거된 위상에러 delta_phase를 입력받아 그 크기에 대응하는 주파수를 갖는 신호를 발생시키며, 발생된 신호의 cos성분과 sin성분은 각각 별도의 입력경로를 통해 제2 복소곱셈기(190)로 제공한다. 제2 NCO(230)는 룩업테이블(Look Up Table: LUT)(436)을 이용한 일반적으로 쓰이는 구조이다. 입력은 루프필터(220)로부터 제공되며 가산기(432)의 출력은 z-역변환(434)되고 가산기(432)로 피드백됨과 동시에 룩업테이블(436)로 제공되어 그 입력 위상값에 대응되는 sin함수와 cosin함수값을 출력한다.
주파수 오프셋 모니터(240)는 장시간의 시스템 동작에 따른 외부 환경의 변화로 인해 주파수 오프셋에 변화가 생겼을 때 캐리어 위상 복원 모드에서 제2 NCO(230)의 출력주파수가 어느 정도(예: 1MHz 이상) 크고 RS디코더에서 에러가 발생하여 데이터 복원이 불가능하면 제2 NCO(230)의 delta_phase값을 디-로테이터(50)의 제1 NCO(180)의 afc_phase에 쓰고 PLL을 리셋시킨다.
도 7을 다시 참조하면, 슬라이서(250)는 제2 복소곱셈기(190)의 두 출력 PHI(n)과 PHQ(n)을 입력받아 데이터 값을 성상도 상에서 제일 가까운 원래의 신호점에 해당하는 값으로 만들어주는 역할을 한다. 즉, 송신단에서는 도 11에서 도시한 것처럼 각 신호점에 해당되는 값을 보낸다. 그런데 채널상에서 잡음이 혼입되어 각 신호점과 다른 값을 가지는 데이터들이 수신될 수도 있다. 슬라이서(250)는 이 수신된 데이터 값을 입력으로 받아서 각각의 신호점 중 가장 가까운 신호점의 값으로 만들어 출력한다.
록검출기(260)는 결정한 값의 오차 벡터 크기(error vector magnitude)를 계산하여 경계값(threshold) 이하이면 록이 걸린 것으로 판단하고 afc_lock_det 신호를 발생시킨다. 즉, 록검출기(260)는 슬라이서(250)의 입력 데이터와 출력 데이터를 입력으로 받아서 수신된 데이터 값과 슬라이서(250)에 의해서 선택된 도 11의 성상도상의 신호점과의 차이를 비교한다. 이 차이가 바로 잡음의 크기입니다. 따라서 잡음의 크기를 측정해서 PLL의 록(Lock)의 유무를 판별하게 되는 것이다. 록검출기(260)의 출력은 PLL의 록의 유무에 따라 1과 0이 afc_lcok_det 레지스터에 저장된다.
본 발명에 의하면 QPSK와 16QAM 변조방식에 대하여 종래기술의 캐리어 복원 알고리즘에서 발생하던 폴스 록을 별도의 회로를 추가하지 않고 제거할 수 있다. 따라서 본 발명에 의한 캐리어 복원회로의 구조는 보다 간단하게 구성될 수 있어 제조단가를 낮출 수 있다. 또한, 장시간의 시스템 동작에 따른 캐리어 주파수 오프셋의 변화량을 감시하여 이를 보상해주는 기능이 부가되므로써 신호 대 잡음비(SNR)가 낮은 지역에서도 양호한 수신 품질을 제공할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (8)

  1. 기저대역의 아날로그 복소수 신호를 입력으로 받아 샘플링하여 디지털 복소수 데이터로 변환하는 아날로그/디지털 변환수단;
    캐리어 주파수의 오프셋 변화량(afc_phase)과 PLL록이 걸렸는지에 관한 록검출데이터(afc_lock_det)에 의거하여 상기 아날로그/디지털변환수단으로부터 입력되는 디지털 복소수 데이터에 대하여 주파수 스위핑을 수행하여 기저대역에서 주파수 오프셋을 보상한 데이터를 출력하는 디-로테이터;
    디-로테이터의 출력을 입력으로 받아 신호대잡음비가 최대가 되도록 하여 출력하는 SRC필터;
    SRC필터로부터 출력데이터를 입력받아 채널상의 다중경로에 의한 데이터 왜곡을 보상하여 출력하는 블라인드 이퀄라이저; 및
    블라인드 이퀄라이저의 출력을 입력으로 받아 상기 출력으로부터 캐리어 주파수의 상기 주파수 오프셋의 변화량(afc_phase)과 PLL록이 걸렸는지에 관한 상기 록검출데이터(afc_lock_det)를 검출하여 출력하고, 캐리어 위상을 복원해주는 캐리어복원기를 구비하는 것을 특징으로 하는 디지털 통신 시스템의 캐리어 복원장치.
  2. 제 1항에 있어서, 상기 디-로테이터는 일정 범위의 주파수를 스위핑하다가 상기 캐리어복원기가 주파수 오프셋의 근처를 스위핑하는 록(lock)이 걸리는 때를 검출하여 상기 록검출데이터를 상기 디-로테이터에 제공하며 주파수 스위핑 동작을을 멈추도록 하고, 록이 걸린 후에는 일반적인 위상동기루프에 의해 위상을 잡아주는 것을 특징으로 하는 디지털 통신 시스템의 캐리어 복원장치.
  3. 제 1항에 있어서, 상기 디-로테이터는 상기 록검출데이터(afc_lock_det)에 의해 록 제어를 받으면서 주파수스위핑을 위한 위상값을 생성하는 주파수스위퍼; 상기 주파수스위퍼의 출력 위상값과 상기 주파수 오프셋의 변화량(afc_phase)의 합을 입력으로 받아 그 크기에 대응되는 주파수를 갖는 신호의 코사인성분과 사인성분을 각각 별도로 출력하는 제1 수치제어발진기; 및 상기 아날로그/디지털 변환기의 I채널 출력과 Q채널 출력을 상기 제1 수치제어발진기의 출력과 복소수 곱셈을 수행하는 복소곱셈부를 구비하는 것을 특징으로 하는 디지털 통신 시스템의 캐리어 복원장치.
  4. 제 3항에 있어서, 상기 주파수스위퍼는 동작 클럭(freq_sweep_phase) 신호의 클럭율(clock rate)에 따라 그 카운트값이 증감하여 주파수 스위핑의 속도를 조절하는 카운터를 구비하며, 상기 카운터는 상기 록검출데이터(afc_lock_det)가 언록(unlocked) 상태의 값을 가지는 동안에는 카운트값을 증가시키고 록(locked) 상태의 값을 가지면 카운팅동작을 멈추고 이전의 출력값을 계속 유지하는 것을 특징으로 하는 디지털 통신 시스템의 캐리어 복원장치.
  5. 제 1항에 있어서, 상기 캐리어복원기는 상기 블라인드 이퀄라이저의 I채널과Q채널의 출력단에 연결됨과 동시에 제2 수치제어발진기의 출력단에 연결되어 상기 블라인드 이퀄라이저의 두 채널의 출력과 상기 제2 수치제어발진기의 코사인과 사인 성분의 출력간의 복소곱셈을 수행하여 그 연산결과(PHI(n), PHQ(n))를 출력하는 제2 복소곱셈기; 상기 제2 복소곱셈기의 출력(PHI(n), PHQ(n))의 신호전력을 측정하여 16QAM 변조방식의 16개의 신호점들 중에서 바깥쪽 4 심볼만을 분리해내는 신호분리기; 상기 제2 복소곱셈기의 두 채널의 출력(PHI(n), PHQ(n))을 입력받아 이들 출력이 갖는 위상에러(ek)를 산출하는 위상검출기; 상기 위상검출기가 산출한 위상에러(ek)에 포함된 잡음을 제거하여 출력하는 루프필터; 상기 루프필터로부터 잡음이 제거된 위상에러(delta_phase)를 입력받아 그 크기에 대응하는 주파수를 갖는 신호를 발생시켜 상기 코사인과 사인 성분의 출력형태로 상기 제2 복소곱셈기로 제공하는 제2 수치제어발진기; 상기 루프필터의 출력을 입력받아 데이터 복원이 불가능한 정도의 주파수 오프셋에 변화가 있는 지를 검출하여 그 크기를 상기 디-로테이터에 제공하는 주파수 오프셋 모니터; 상기 제2 복소곱셈기의 두 채널의 출력(PHI(n), PHQ(n))을 입력받아 데이터값을 성상도 상에서 제일 가까운 원래의 신호점에 해당하는 값으로 만들어주는 슬라이서; 및 상기 슬라이서의 출력과 상기 제2 복소곱셈기의 두 채널의 출력(PHI(n), PHQ(n))간의 차이를 측정하고 상기 차이를 기준값과 비교하여 PLL 록(Lock)의 발생에 관한 정보를 상기 디-로테이터로 제공하는 록검출기를 구비하는 것을 특징으로 하는 디지털 통신 시스템의 캐리어 복원장치.
  6. 제 5항에 있어서, 상기 신호분리기는 상기 제2 복소곱셈기의 두 채널의 출력(PHI(n), PHQ(n))를 각각 제곱하여 출력하는 제1 및 제2 곱셈기; 상기 제1 및 제2 곱셈기의 출력을 합한하는 가산기; 및 상기 가산기의 출력과 상기 바깥쪽 4심볼을 구별하기 위한 기준값(PLL_TH(14))의 크기를 비교하는 비교기를 구비하는 것을 특징으로 하는 디지털 통신 시스템의 캐리어 복원장치.
  7. 제 6항에 있어서, 상기 신호분리기는 상기 비교기의 출력(16QAM_outside)과 변조방식을 나타내는 데이터(mode_sel)(QPSK:0, 16QAM:1)를 논리합하는 오어게이트를 더 구비하며, 상기 오어게이터의 출력을 이용하여 상기 위상검출기 및/또는 루프필터의 가동성을 제어하는 것을 특징으로 하는 디지털 통신 시스템의 캐리어 복원장치.
  8. 제 5항에 있어서, 상기 위상검출기는 제2 복소곱셈기의 두 채널의 출력(PHI(n), PHQ(n))의 2에 대한 보수를 생성하는 제1 및 제2 보수기; 상기 두 채널의 출력(PHI(n), PHQ(n))의 최상위비트의 데이터를 각각 추출하는 제1 및 제2 MSB추출부; 상기 제2 MSB추출부가 제공하는 상기 Q채널의 출력 PHQ(n)의 최상위비트의 값에 따라 상기 I채널의 출력 PHI(n)과 상기 제1 보수기의 출력 중 어느 하나를 선택적으로 출력하는 제1 멀티플렉서; 상기 제1 MSB추출부가 제공하는 상기 I채널의 출력 PHI(n)의 최상위비트의 값에 따라 상기 Q채널의 출력 PHQ(n)과 상기 제2 보수기의 출력 중 어느 하나를 선택적으로 출력하는 제2 멀티플렉서; 및 상기 제1 및 제2 멀티플렉서로부터 출력되는 두 데이터를 합산하여 상기 위상에러(ek)를 출력하는 가산기(380)를 구비하는 것을 특징으로 하는 디지털 통신 시스템의 캐리어 복원장치.
KR1019990055971A 1999-12-08 1999-12-08 주파수 스위핑을 이용한 캐리어 복원 장치 KR100315350B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990055971A KR100315350B1 (ko) 1999-12-08 1999-12-08 주파수 스위핑을 이용한 캐리어 복원 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990055971A KR100315350B1 (ko) 1999-12-08 1999-12-08 주파수 스위핑을 이용한 캐리어 복원 장치

Publications (2)

Publication Number Publication Date
KR20010054961A true KR20010054961A (ko) 2001-07-02
KR100315350B1 KR100315350B1 (ko) 2001-11-26

Family

ID=19624409

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990055971A KR100315350B1 (ko) 1999-12-08 1999-12-08 주파수 스위핑을 이용한 캐리어 복원 장치

Country Status (1)

Country Link
KR (1) KR100315350B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100392385B1 (ko) * 2001-03-16 2003-07-23 한국전자통신연구원 디지털 복조를 위한 반송파 복원 장치
KR101399406B1 (ko) * 2007-09-27 2014-05-26 삼성전자주식회사 이동통신 시스템의 자동 주파수 제어 장치 및 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4079329A (en) * 1976-11-11 1978-03-14 Harris Corporation Signal demodulator including data normalization
JPH0810879B2 (ja) * 1986-02-20 1996-01-31 富士通株式会社 復調装置
JPH0795257A (ja) * 1993-09-20 1995-04-07 Fujitsu Ltd 同期検波復調装置の搬送波再生回路
JPH07162470A (ja) * 1993-12-06 1995-06-23 Matsushita Electric Ind Co Ltd ディジタル受信装置
KR100226706B1 (ko) * 1997-06-26 1999-10-15 전주범 디지털 통신 시스템의 반송파 복원 회로
JP3663565B2 (ja) * 1997-11-10 2005-06-22 富士通株式会社 搬送波再生回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100392385B1 (ko) * 2001-03-16 2003-07-23 한국전자통신연구원 디지털 복조를 위한 반송파 복원 장치
KR101399406B1 (ko) * 2007-09-27 2014-05-26 삼성전자주식회사 이동통신 시스템의 자동 주파수 제어 장치 및 방법

Also Published As

Publication number Publication date
KR100315350B1 (ko) 2001-11-26

Similar Documents

Publication Publication Date Title
US5799037A (en) Receiver capable of demodulating multiple digital modulation formats
EP0769364B1 (en) Phase compensation, particularly for HDTV receivers
US5673293A (en) Method and apparatus for demodulating QAM and VSB signals
US7675998B2 (en) Method and circuit for determining a clock signal sampling instant for symbols of a modulation method
US8175193B2 (en) Apparatus for recovering carrier wave in digital broadcasting receiver and method therefor
US6983028B2 (en) Carrier restoration apparatus and method
US5740205A (en) Apparatus and method for maximizing frequency offset tracking performance in a digital receiver
WO1997030511A1 (en) Apparatus for generating timing signal for a digital television signal receiver
CA2310500C (en) Synchronization acquiring circuit
KR0163729B1 (ko) 디지탈 잔류 측파대 변조 통신 시스템의 위상 검출 방법 및 위상 트랙킹 루프 회로
KR20010052347A (ko) 결정 지시 위상 검출기
JP2004526381A (ja) 位相トラッキング・システム
EP0763919B1 (en) QPSK demodulator with frequency and phase tracking
US20020131536A1 (en) Method and apparatus for timing recovery in signal combiner
KR100315350B1 (ko) 주파수 스위핑을 이용한 캐리어 복원 장치
KR100379392B1 (ko) 반송파 복구 장치
JP4149664B2 (ja) 高精細度テレビジョン残留側波帯（ｖｓｂ）受信機
KR100594269B1 (ko) 주파수 위상 동기루프회로 및 이를 사용하는 ａｔｓｃｄｔｖ 복조기.
KR20040066610A (ko) 디지털 티브이 수신기 및 심볼 클럭 복구 장치
KR100194937B1 (ko) 디지탈 변조방식의 변조시스템의 디지탈 신호 적응판정 에러회로 및 방법
US6608869B1 (en) Dual-carrier heterodyne for separating orthogonal components of complex amplitude-modulation signals
KR100348286B1 (ko) 반송파 복구 장치 및 방법
KR100519318B1 (ko) 오픈 케이블 수신기
JP4375032B2 (ja) Ｑａｍ送信システムおよびｑａｍ受信装置
KR20010055544A (ko) 디지털 복조기를 위한 주파수 록 루프의 록 검출장치 및그 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121108

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20140203

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20141103

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee