KR20010046798A - 전계 방출 표시 소자의 필드 에미터 및 그 제조방법 - Google Patents

전계 방출 표시 소자의 필드 에미터 및 그 제조방법 Download PDF

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Abstract

고집적할 수 있고 에미터 팁에 연결되는 저항값을 조절할 수 있어 전자 방출 특성이 균일한 전계 방출 표시 소자의 필드 에미터 및 이의 제조 방법이 개시되어 있다. 기판 상에 저항층 패턴이 형성되고, 상기 저항층 패턴상에는 상기 저항층 패턴의 표면 일부를 노출하는 홀을 갖는 매쉬형의 캐소드 전극이 형성된다. 상기 캐소드 전극 상에 상기 홀 보다 직경이 작은 게이트 홀을 갖는 게이트 절연층 및 게이트 전극이 형성되고, 상기 게이트 홀의 저항층 패턴 상에 에미터 팁이 형성된다. 게이트 홀의 직경이 작아 저항층 패턴이 드러난 부분에 에미터 팁을 형성함으로써 에미터 팁에 연결되는 저항값을 일정하게 할 수 있고 게이트 전극과 캐소드 전극간의 누설전류를 작게 할 수 있다.

Description

전계 방출 표시 소자의 필드 에미터 및 그 제조방법 {FIELD EMITTER OF FIELD EMISSION DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 전계 방출 표시 소자의 필드 에미터 및 그 제조방법에 관한 것이다.
일반적으로, 전계 방출 표시 소자는 날카로운 원뿔 모양의 에미터 팁에 대해 외부 게이트 전극에서 양 전압을 수백 볼트 정도로 가하면 강한 전기장의 영향을 받은 에미터 팁의 끝부분에서 전자가 방출하게 되고, 방출된 전자는 수백에서 수킬로의 전압이 가해진 투명 도전막과 형광체가 코팅된 애노드에 충돌하게 되어 표시 장치의 역할을 수행한다. 이때, 하나의 화소를 발광시키기 위하여 한 화소당 수백 개의 에미터 팁들이 형성된다. 이러한 전계 방출 표시 소자는 한 화소당 형성된 에미터 팁에서 방출되는 전자의 양을 일정하게 하여야 균일한 휘도를 얻을 수 있다. 이를 위하여는 한 화소당 형성되는 에미터 팁을 균일하게 만들면 되지만, 이는 공정상 어려움이 많다. 따라서, 전계 방출 표시 소자의 에미터 팁에서 방출되는 전류량을 제한하기 위하여 에미터 팁과 접지가 되는 캐소드 전극 사이에 저항층을 형성하는 방법이 제안되었는데, 이를 도 1 및 도 2를 이용하여 상세히 설명한다.
도 1은 종래의 수직형 저항층을 갖는 전계 방출 표시 소자의 필드 에미터의 한 픽셀을 나타내는 단면도이다.
구체적으로, 종래의 수직형 저항층을 갖는 전계 방출 표시 소자의 필드 에미터는 기판(1) 상에 마련된 캐소드 전극(3)과 에미터 팁(11) 사이에 수직 저항 성분으로 저항층(5)이 형성되어 있다. 이에 따라, 캐소드 전극(3)과 게이트 절연막(7) 상에 형성된 게이트 전극(9)에 전압이 인가될 때, 원뿔형의 에미터 팁(11)에서 전자가 방출되고 저항층(5)에 의하여 전자방출이 제한된다. 즉, 도 1은 저항층(5)에 의하여 에미터 팁(11)에 흐르는 전류의 양을 제한할 수 있다.
도 2는 종래의 수평형 저항층을 갖는 전계 방출 표시 소자의 필드 에미터의 한 픽셀을 나타내는 단면도이다.
구체적으로, 종래의 수평형 저항층을 갖는 전계 방출 표시 소자의 필드 에미터는 기판(21) 상에 마련된 캐소드 전극(23)의 중앙부분을 저항층(25)으로 채워 수평 저항 성분을 만들고, 상기 저항층 (25)상에 에미터 팁(31)이 형성되어 있다. 따라서, 캐소드 전극(23)과 게이트 절연막(27) 상에 형성된 게이트 전극(29)에 전압이 인가될 때, 원뿔형의 에미터 팁(31)에서 전자가 방출되고 수평 성분의 저항층(25)에 의하여 전자방출이 제한된다. 즉, 도 2는 수평 성분의 저항층(25)에 의하여 에미터 팁(31)에 흐르는 전류의 양을 제한할 수 있다.
그런데, 도 1에 도시한 종래의 전계 방출 표시 소자의 필드 에미터는 중앙부에 형성된 캐소드 전극과 주변에 형성된 캐소드 전극을 연결하는 저항층을 구비하여 에미터 팁 이외의 거리, 즉 한 화소당 d2 만큼 더 많은 면적을 요구하는 단점이 있다.
또한, 도 2의 전계 방출 표시 소자는 각각의 에미터 팁에 연결되는 저항값이 다르게 되어 에미터 팁 각각의 전계 방출 특성이 각 저항값에 따라 크게 변화되는 문제점이 있다. 이러한 문제점을 줄이기 위하여는 에미터를 저항층 내에 정확하게 정렬해야 하는데 이 공정을 위해서는 많은 비용과 어려움이 따르게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제를 해결하여 고집적할 수 있고 에미터 팁에 연결되는 저항값을 조절할 수 있어 전자 방출 특성이 균일한 전계 방출 표시 소자의 필드 에미터를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 전계 방출 표시 소자의 필드 에미터를 제조하는 데 적합한 제조방법을 제공하는 데 있다.
도 1은 종래의 수직형 저항층을 갖는 전계 방출 표시 소자의 필드 에미터의 한 픽셀을 나타내는 단면도이다.
도 2는 종래의 수평형 저항층을 갖는 전계 방출 표시 소자의 필드 에미터의 한 픽셀을 나타내는 단면도이다.
도 3은 본 발명의 저항층을 갖는 전계 방출 표시 소자의 필드 에미터를 나타내는 평면도이다.
도 4는 도 3의 전계 방출 표시 소자의 단면도이다.
도 5a 내지 도 5i는 본 발명에 따른 전계 방출 표시 소자의 필드 에미터의 제조방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 전계 방출 표시 소자의 필드 에미터의 확대도이다.
도 7a 및 도 7b는 각각 본 발명의 저항층을 갖는 전계 방출 표시 소자와 저항층을 갖지 않는 전계 방출 표시 소자의 개략적인 회로도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 전계 방출 표시 소자의 필드 에미터는 기판 상에 형성된 저항층 패턴과, 상기 저항층 패턴 상에 형성되어 상기 저항층 패턴의 표면 일부를 노출하는 홀을 갖는 매쉬형의 캐소드 전극과, 상기 캐소드 전극 상에 형성되고 상기 홀 보다 직경이 작은 게이트 홀을 갖는 게이트 절연층 및 게이트 전극과, 상기 게이트 홀의 저항층 패턴 상에 형성된 에미터 팁을 포함하여 이루어진다.
상기 저항층은 불순물이 도핑된 비정질 실리콘막으로 구성할 수 있고, 상기 캐소드 전극 및 게이트 전극은 서로 선택적 식각이 가능한 금속막으로 구성할 수 있다. 상기 캐소드 전극 및 게이트 전극은 Cr, Mo, Nb 또는 Ni로 구성할 수 있다.
또한, 상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 전계 방출 표시 소자의 제조방법은 기판에 저항층을 형성하는 단계와, 상기 저항층을 패터닝하여 저항층 패턴을 형성하는 단계와, 상기 저항층 패턴 상에 캐소드 전극용 제1 금속막 패턴을 형성하는 단계와, 상기 제1 금속막 패턴 및 저항층이 형성된 기판의 전면에 절연막 및 게이트 전극용 제2 금속막을 순차적으로 형성하는 단계와, 상기 제2 금속막 및 절연층을 패터닝하여 게이트 홀을 갖는 게이트 절연층과 게이트 전극을 형성하는 단계와, 상기 제1 금속막 패턴을 습식식각하여 상기 게이트 절연막의 하부에 상기 게이트 홀보다 더 큰 직경의 홀을 갖는 캐소드 전극을 형성하는 단계와, 상기 게이트 홀 내의 저항층 상에 에미터 팁을 형성하는 단계를 포함하여 이루어진다.
상기 캐소드 전극 및 게이트 전극은 서로 선택적 식각이 가능한 금속막으로 형성하며, 상기 캐소드 전극 및 게이트 전극은 Cr, Mo, Nb 또는 Ni로 형성할 수 있다. 상기 저항층은 불순물이 도핑된 비정질 실리콘막으로 형성할 수 있다.
상술한 본 발명의 전계 방출 표시 소자는 게이트 홀의 직경이 작아 저항층 패턴이 드러난 부분에 에미터 팁을 형성함으로써 에미터 팁에 연결되는 저항값을 일정하게 할 수 있고 게이트 전극과 캐소드 전극간의 누설전류를 작게 할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3은 본 발명의 저항층을 갖는 전계 방출 표시 소자의 필드 에미터를 나타내는 평면도이고, 도 4는 도 3의 전계 방출 표시 소자의 단면도이다.
구체적으로, 본 발명의 전계 방출 표시 소자의 필드 에미터는 기판(31), 예컨대 소다 라임 유리 기판 상에 형성된 저항층 패턴(33a)과, 상기 저항층 패턴(33a) 상에 상기 저항층 패턴(33a)의 일부를 노출하는 홀(44)을 갖는 매쉬형의 캐소드 전극(37a)과, 상기 캐소드 전극(37a) 상에 형성되고 상기 홀(44)보다 직경이 작은 게이트 홀(46)을 갖는 게이트 절연막(39a) 및 게이트 전극(41a)과, 상기 게이트 홀(46) 내의 저항층 패턴(33a) 상에 형성된 에미터 팁(45)을 구비한다.
이상과 같은 구조를 가지는 전계 방출 표시 소자의 필드 에미터는 캐소드 전극(37a)을 접지시킨 상태에서 게이트 전극(41a)에 양의 전압을 인가하면 에미터 팁(45)의 끝부분이 강한 전기장의 영향을 받아 에미터 팁(45)의 끝부분에서 전자가 방출된다. 에미터 팁(45) 끝에서 방출되는 전자에 의한 전류량은 게이트 전극(41a)에 가하는 전압의 세기에 따라 변하며, 본 발명의 전계 방출 표시 소자의 저항층 패턴(33a)은 에미터 팁(45)을 통하여 흐르는 전류량을 제한한다.
도 5a 내지 도 5i는 본 발명에 따른 전계 방출 표시 소자의 필드 에미터의 제조방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 기판(31), 예컨대 소다라임 유리 기판 상에 저항층(33)을 플라즈마 인핸스트 화학 기상 증착법에 의하여 증착한다. 상기 저항층(33)은 인이 도핑된 비정질 실리콘막을 형성한다.
도 5b를 참조하면, 상기 저항층(33) 상에 감광막을 도포한 후 자외선(ultraviolet)을 이용한 노광공정으로 패터닝하여 감광막 패턴(35)을 형성한다.
도 5c를 참조하면, 상기 감광막 패턴(35)을 마스크로 상기 저항층(33)을 패터닝하여 저항층 패턴(33a)을 형성한다.
도 5d를 참조하면, 상기 저항층 패턴(33a)이 형성된 기판(31)의 전면에 캐소드 전극용으로 제1 금속막을 형성한 후 패터닝하여 상기 저항층 패턴(33a) 상에 제1 금속막 패턴(37)을 형성한다. 상기 제1 금속막 패턴(37)은 Cr, Mo, Nb, Ni 등을 이용한다.
도 5e를 참조하면, 상기 제1 금속막 패턴(37) 및 저항층 패턴(33a)이 형성된 기판(31)의 전면에 게이트 절연층용 절연막(39)을 플라즈마 인핸스트 화학 기상 증착법에 의하여 증착한다. 이어서, 상기 절연막(39) 상에 게이트 전극용 제2 금속막(41)을 형성한다. 상기 게이트 전극용 제2 금속막(41)은 Cr, Mo, Nb, Ni 등을 이용한다.
도 5f를 참조하면, 상기 게이트 전극용 제2 금속막(41) 상에 포토레지스트를 도포하여 포토레지스트막을 형성한 후, 상기 포토레지스트막을 사진공정에 의해 패터닝하여 감광막 패턴(43)을 형성한다.
도 5g를 참조하면, 상기 감광막 패턴(43)을 마스크로 상기 게이트 전극용 제2 금속막(41) 및 절연층(39)을 건식식각하여 후에 에미터 팁이 형성될 게이트 홀(46)을 갖는 게이트 절연층(39a)과 게이트 전극(41a)을 형성한다. 다음에, 감광막 패턴(43)을 스트립핑하여 제거한다.
도 5h를 참조하면, 상기 제1 금속막 패턴(37)을 습식식각으로 과도하게 식각하여 게이트 절연막(39a)의 하부에 상기 게이트 홀(46)보다 더 큰 직경의 홀을 갖는 캐소드 전극(37a)을 형성한다. 상기 캐소드 전극(37a) 및 게이트 전극(41a)은 서로 선택적 식각이 가능한 금속막, 예컨대 Cr, Mo, Nb 또는 Ni로 구성하여 게이트 홀 보다 더 큰 직경의 홀을 안정되게 형성한다.
도 5i를 참조하면, 게이트 홀(46) 내의 저항층 패턴(33a) 상에 전자빔 증착법을 이용하여 에미터 팁(45)을 형성하므로써 전계 방출 표시 소자의 필드 에미터를 완성한다.
도 6은 본 발명의 전계 방출 표시 소자의 필드 에미터의 확대도이다.
구체적으로, 본 발명의 전계 방출 표시 소자에 있어서 거리 L은 캐소드 전극용 제1 금속막 패턴(도 5g의 37)을 식각하는 정도에 따라 조절할 수 있으므로 에미터 팁(45)에 연결되는 저항값을 쉽게 조절할 있다. 따라서, 거리 L로 표시된 저항층은 에미터 팁(45)을 통하여 흐르는 전류량을 제한 할 수 있다. 또한, 상기 거리 L은 습식 식각 방법에 쉽게 조절할 수 있기 때문에 모든 어레이의 에미터 팁들에 연결되는 저항값을 일정하게 만들 수 있다.
또한, 일반적인 전계 방출 표시 소자는 캐소드 전극(37a)과 게이트 전극(41a) 사이의 누설 전류가 게이트 절연막(39a)의 측벽을 통하여 발생한다. 도 6에서, "a"로 표시된 부분이 통상 누설전류가 발생하는 부분이다. 그런데, 본 발명은 기존의 누설 전류 경로가 되는 "a" 부분에 부가하여 누설 전류 경로 "b"부분을 더 구비하여 종래에 비하여 매우 긴 누설 전류 경로를 가지게 된다. 따라서, 본 발명의 전계 방출 표시 소자는 게이트 전극(41a)과 캐소드 전극(37a) 사이의 누설 전류를 줄일 수 있다.
도 7a 및 도 7b는 각각 본 발명의 저항층을 갖는 전계 방출 표시 소자와 저항층을 갖지 않는 전계 방출 표시 소자의 개략적인 회로도이다.
우선, 도 7a에서 애노드 전극(47)에 양의 전압(Va)을 가한 상태에서 게이트 전극(41a)에 양의 전압(Vg)을 인가하면 에미터 팁(45)에서 전자가 방출되어 전류 I1이 발생하게 된다. 에미터 팁(45)에서 방출된 전자에 의한 전류 I1과 에미터 팁(45)에 연결된 저항 R 그리고 저항 R의 양단에 걸린 전압(VR)의 관계식은 다음과 같이 나타낼 수 있다.
VR= I1x R
상기 수학식 1에서 에미터 팁(45)으로부터 방출되는 전류량(I1)이 증가하는 것에 비례하여 전압(VR)도 증가하는 것을 알 수 있다. 이와 같은 수학식 1을 이용하면 게이트 전압이 같은 조건에서 도 7b의 저항이 없는 전계 방출 표시 소자의 전류(I2)보다 도 7a의 저항이 있는 전계 방출 소자의 전류(I1)가 감소하게 된다는 것을 알 수 있다. I2보다 I1의 전류가 감소하는 원인은 저항(R)에 의한 것인데, 이것은 에미터 팁(45) 양단에 걸리는 전압(Ve)과 게이트 전압(Vg), 그리고 저항(R) 양단에 걸리는 전압(VR)의 아래 수학식 2 및 3로 부터 알 수 있다.
Ve= Vg- VR
Vg= Ve
여기서, 수학식 2는 저항이 있는 경우이고, 수학식 3은 저항이 없는 경우이다. 상기 수학식 2 및 3으로부터 에미터 팁(45)의 전자 방출에 의하여 전류의 흐름이 발생하게 되면 저항이 있는 전계 방출 표시 소자와 저항이 없는 전계 방출 표시 소자의 에미터 팁 양단에 걸리는 실제적인 전압(Ve)에서 (VR)만큼의 차이가 발생한다. 따라서, 본 발명의 전계 방출 소자의 저항층 패턴(33a)은 에미터 팁(45)에 흐르는 전류의 양을 제한할 수 있다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.
상술한 바와 같이 본 발명의 전계 방출 표시 소자는 제작 공정이 종래에 비해 매우 간단하고, 에미터 팁이 형성되는 하부 기판의 저항층 상부에 증착된 캐소드 전극용 제1 금속막을 과도 식각하고 저항층이 드러난 부분에 에미터 팁을 형성함으로써 에미터 팁에 연결되는 저항값을 일정하게 하여 품질을 향상시킬 수 있다.
본 발명의 전계 방출 소자의 필드 에미터는 기존의 누설 전류 경로보다 긴 누설 전류 경로를 구비하여 게이트 전극과 캐소드 전극 사이의 누설 전류를 줄일 수 있다.

Claims (8)

  1. 기판 상에 형성된 저항층 패턴;
    상기 저항층 패턴 상에 형성되어 상기 저항층 패턴의 표면 일부를 노출하는 홀을 갖는 매쉬형의 캐소드 전극;
    상기 캐소드 전극 상에 형성되고 상기 홀 보다 직경이 작은 게이트 홀을 갖는 게이트 절연층 및 게이트 전극; 및
    상기 게이트 홀의 저항층 패턴 상에 형성된 에미터 팁을 포함하여 이루어지는 것을 특징으로 하는 전계 방출 표시 소자의 필드 에미터.
  2. 제1항에 있어서, 상기 저항층은 불순물이 도핑된 비정질 실리콘막으로 구성되어 것을 특징으로 하는 전계 방출 표시 소자의 필드 에미터.
  3. 제1항에 있어서, 상기 캐소드 전극 및 게이트 전극은 서로 선택적 식각이 가능한 금속막으로 이루어지는 것을 특징으로 하는 전계 방출 표시 소자의 필드 에미터.
  4. 제3항에 있어서, 상기 캐소드 전극 및 게이트 전극은 Cr, Mo, Nb 또는 Ni로 이루어지는 것을 특징으로 하는 전계 방출 표시 소자의 필드 에미터.
  5. 기판에 저항층을 형성하는 단계;
    상기 저항층을 패터닝하여 저항층 패턴을 형성하는 단계;
    상기 저항층 패턴 상에 캐소드 전극용 제1 금속막 패턴을 형성하는 단계;
    상기 제1 금속막 패턴 및 저항층이 형성된 기판의 전면에 절연막 및 게이트 전극용 제2 금속막을 순차적으로 형성하는 단계;
    상기 제2 금속막 및 절연층을 패터닝하여 게이트 홀을 갖는 게이트 절연층과 게이트 전극을 형성하는 단계;
    상기 제1 금속막 패턴을 습식식각하여 상기 게이트 절연막의 하부에 상기 게이트 홀보다 더 큰 직경의 홀을 갖는 캐소드 전극을 형성하는 단계; 및
    상기 게이트 홀 내의 저항층 상에 에미터 팁을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 전계 방출 표시 소자의 필드 에미터의 제조방법.
  6. 제5항에 있어서, 상기 캐소드 전극 및 게이트 전극은 서로 선택적 식각이 가능한 금속막으로 형성하는 것을 특징으로 하는 전계 방출 표시 소자의 필드 에미터의 제조방법.
  7. 제6항에 있어서, 상기 캐소드 전극 및 게이트 전극은 Cr, Mo, Nb 또는 Ni로 형성하는 것을 특징으로 하는 전계 방출 표시 소자의 필드 에미터의 제조방법.
  8. 제5항에 있어서, 상기 저항층은 불순물이 도핑된 비정질 실리콘막으로 형성하는 것을 특징으로 하는 전계 방출 표시 소자의 필드 에미터의 제조방법.
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* Cited by examiner, † Cited by third party
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KR100846705B1 (ko) * 2002-10-21 2008-07-16 삼성에스디아이 주식회사 전계 방출 표시장치
KR100869787B1 (ko) * 2002-09-04 2008-11-21 삼성에스디아이 주식회사 전계 방출 표시 장치 및 전계 방출 표시 장치의 제조방법

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