KR20010039395A - Ｂｓｔ 유전막에 구리를 함유한 커패시터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 BST를 유전막으로 사용하는 커패시터 및 그 제조방법에 관한 것으로, 본 발명의 BST 유전막 커패시터는 BST 유전막에 구리를 함유한 것을 특징으로 한다. 구리를 함유하는 BST 유전막을 형성하는 방법은, BST 유전막을 증착하고, 그 위에 CuxO막을 형성한 후, 열처리를 통해 CuxO막의 CuxO를 BST 유전막으로 침투시킴으로써 가능하다. 본 발명에 의하면, 주상 결정구조를 가지는 BST 유전막의 결정입자 경계에 CuxO가 침투함으로써 BST 유전막의 누설전류 특성을 향상시킬 수 있다.

Description

ＢＳＴ 유전막에 구리를 함유한 커패시터 및 그 제조방법{Capacitor having a BST dielectric film included copper and manufacturing method thereof}
본 발명은 반도체 소자의 커패시터 및 그 제조방법에 관한 것으로, 특히 BST((Ba,Sr)TiO3)를 유전막으로 사용하는 커패시터 및 그 제조방법에 관한 것이다.
반도체 소자의 집적화가 진행됨에 따라 커패시터가 차지하는 면적도 점차 줄어들고 있으며, 상대적으로 좁은 면적에서 높고 안정적인 커패시턴스를 얻기 위한 방법들이 연구되고 있다. 그 일환으로서 탄탈륨 산화물(Ta2O5)이나 알루미늄 산화물(Al2O3), 타이타늄 산화물(TiO2) 등의 금속 산화물 계열의 유전막이나, BST((Ba,Sr)TiO3), SBT(SrBi2Ta2O9), PZT((Pb,Zr)TiO3) 등의 페로브스카이트(Perovskite) 계열의 유전막 등 종래의 실리콘 질화막이나 산화막 또는 이들의 복합막으로 이루어진 유전막보다 유전율이 수십 내지 수백배에 이르는 유전막을 사용하는 방안이 연구되고 있다.
이중 BST는 DRAM(Dynamic Random Access Memory)이나 FRAM(Ferroelectric RAM)의 유전막으로 사용하기 위한 연구가 계속되고 있다. 그런데, BST는 특히 고집적화된 반도체 소자의 커패시터에 적합하도록 박막으로 증착되었을 때 그 누설전류 특성이 나빠 막의 두께를 감소하는 데에는 한계가 있다. 이는 BST를 커패시터의 유전막으로 사용하는 반도체 소자의 고집적화에는 한계가 있음을 의미한다.
BST 유전막의 누설전류 특성이 나쁜 원인이 무엇인지에 불구하고, BST 유전막 커패시터의 누설전류를 감소시키는 방안이 연구되고 있다. 이중, BST 유전막과 상부전극 또는 하부전극의 사이에 유전율은 낮으나 누설전류 특성이 좋은 물질로 이루어진, BST 유전막보다는 얇은 두께의 완충막을 형성하는 방안(미국 특허 5,471,364호)과, BST의 전구체(precursor) 용액에 어븀(Er)을 소량(타이타늄에 대하여 0.01∼0.05 몰비로) 첨가하여 BST막을 증착함으로써 누설전류를 감소시키는 방안(미국 특허 5,731,220호)이 제시된 바 있다.
그러나, 완충막을 개재하는 방안은, 누설전류 특성은 개선될지라도 상대적으로 유전율이 낮은 저유전막을 형성함으로써 전체적인 커패시턴스가 떨어지는 문제점이 있다. 또한, Er을 소량 첨가하는 방안은, 공정이 까다롭고 공정 변수의 변화에 의한 커패시턴스 특성의 변화를 예측하기가 힘들어 실제 양산에 적용하기에는 많은 문제가 있다. 상기 미국 특허 5,471,364호에서도 Er의 첨가에 의해 누설전류가 감소할 수 있다는 현상만을 제시할 뿐, 그 감소 메카니즘이나 원인을 규명하지는 못하고 있다. 따라서, 특히 증착시의 온도나 후속 열처리등 미세한 공정 조건의 변화에 따른 그 특성 변화를 예측하기 힘든 BST의 특징을 감안한다면, 실제 양산 단계에서 미세한 공정 조건의 변화에 따라 원하지 않는 결과가 나타날 수도 있음을 의미한다.
본 발명이 이루고자 하는 기술적 과제는 BST 유전막의 누설전류 특성을 개선한 BST 유전막 커패시터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 간단한 방법으로 BST 유전막의 누설전류 특성을 개선한 BST 유전막 커패시터의 제조방법을 제공하는 것이다.
도 1은 통상적인 BST 유전막을 가지는 커패시터를 도시한 단면도이다.
도 2 및 도 3은 본 발명에 따라 BST 유전막에 CuxO를 침투시킨 커패시터를 제조하는 과정을 도시한 단면도들이다.
도 4는 종래의 BST 유전막 커패시터 및 본 발명의 BST 유전막 커패시터의 누설전류 특성을 비교하여 도시한 그래프이다.
도 5는 종래의 BST 유전막 커패시터 및 본 발명의 BST 유전막 커패시터의 유전율 특성을 비교하여 도시한 그래프이다.
상기의 기술적 과제를 달성하기 위하여 본 발명에서는 BST 유전막에 구리를 함유하여 누설전류를 방지하는 방안을 제시한다. 즉, 본 발명의 커패시터는 도전성 물질로 이루어진 상하부전극 사이에 BST 유전막을 구비한 커패시터로서, 이 BST 유전막은 구리를 함유하는 것을 특징으로 한다.
상기의 다른 기술적 과제를 달성하기 위하여 본 발명에서는, BST 유전막에 CuxO를 침투시키는 단계를 포함하는 BST 유전막 커패시터의 제조방법을 제시한다. 즉, 본 발명의 BST 유전막 커패시터 제조방법은, 기판 상에 도전성 물질을 증착하여 하부전극을 형성하고, 하부전극 상에 BST를 증착하여 BST 유전막을 형성한 후, BST 유전막 상에 도전성 물질을 증착하여 상부전극을 형성하는 일반적인 BST 유전막 커패시터의 제조방법에, 상기 BST 유전막 상에 CuxO(x=1 또는 2)를 증착하여 CuxO막을 형성하는 단계와, BST 유전막 및 CuxO막을 열처리하여 CuxO막의 CuxO를 BST 유전막으로 침투시키는 단계를 구비한다.
여기서, 상기 CuxO막의 증착두께는 상기 열처리 단계에서 모두 BST 유전막으로 침투하여 CuxO막이 남지 않을 정도로 얇게 형성하는 것이 바람직하다. 이는 BST막에 비해 유전율이 상대적으로 낮은 CuxO막으로 인해 전체 커패시턴스가 떨어지는 것을 방지하기 위함이다.
또한, 상기 열처리는 CuxO막을 형성한 후 상부전극을 형성하기 전에 수행할 수도 있고, 상부전극을 형성한 후에 수행할 수도 있으며, 상부전극의 형성 전후 모두에 수행할 수도 있다.
물론, 본 발명에 의해 BST 유전막에 침투된 CuxO의 동작 메카니즘은 정확히 규명할 수 없으나, 주상(columnar) 결정구조를 가지는 BST 유전막의 결정입자 경계(grain boundary)에 구리가 침투함으로써 주상 결정구조의 경계를 통한 누설전류를 방지하는 것으로 생각된다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예 및 본 발명의 효과를 입증할 수 있는 실험예를 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 기술하는 실시예에 한정되는 것으로 해석되어서는 안된다. 이하에서, 어느 막이 다른 막의 상부에 존재하는 것으로 설명될 때, 이는 다른 막 위에 바로 존재할 수도 있고, 그 사이에 제3의 막이 개재될 수도 있다.
먼저 본 발명의 발명자는 BST 유전막의 누설전류 특성이 나쁜 원인을 파악하기 위하여 도 1에 도시한 바와 같은 구조의 BST 유전막 커패시터를 제조하고 BST 유전막의 결정구조를 전자현미경으로 확인하였다. 도 1에서, 도전성 물질로 이루어진 상하부전극(10, 14) 사이에 형성된 BST 유전막(12)은 그 결정구조가 주상(columnar) 구조를 하고 있음을 알 수 있는데, 이 주상 결정의 경계를 따라 전하가 이동하여 누설전류가 증가하는 것으로 생각된다. 도 1에서 BST 유전막(14)은 스퍼터링(sputtering) 방법으로 400℃ 정도의 온도에서 1000Å 정도의 두께로 증착한 경우지만, 이보다 얇은 두께로 다른 방법 예컨대, 화학기상 증착(chemical vapor deposition)이나 스핀 코팅(spin coating) 등으로 증착한 경우에도 결정화된 이후에는 그 구조가 크게 다르지 않다.
따라서, 이러한 주상 결정입자의 경계에 어떤 물질을 침투시켜 전하의 이동 경로를 막는다면 누설전류 특성이 개선될 것이라는 전제하에, BST 유전막 상에 CuxO막을 형성하고 열처리에 의해 CuxO막의 CuxO를 BST 유전막에 침투시킴으로써 누설전류 특성이 개선됨을 확인할 수 있었다.
도 2 및 도 3에 도시된 본 실시예에서는 먼저, 기판(미도시) 상에 도전성 물질을 증착하여 하부전극(20)을 형성한다. 하부전극(20)의 두께는 구체적인 반도체 소자의 집적도에 따라 달라지겠지만 대략 1000Å 정도로 한다. 하부전극(20)을 이루는 도전성 물질로는 Pt, Ru, Ir, Rh, W, Ta 등의 단원자 금속과, TiN, TaN, WN, 금속 질화물, RuO2, IrO2등의 백금족 금속 산화물, TiON, TaON 등의 금속 산화질화물, TaSiN, TaAlN, TiSiN, TiAlN 등의 삼원계 질화물 및 다결정 실리콘 중의 어느 하나 또는 이들의 복합막이 가능하다.
이어서, 하부전극(20) 상에 BST를 증착하여 BST 유전막(22)을 형성한다. BST의 증착은 스퍼터링, 스핀 코팅, 또는 화학기상 증착법 등의 이미 알려진 여러 가지 방법으로 증착할 수 있다. BST 유전막(22)의 두께는 구체적인 반도체 소자의 집적도에 따라 달라지겠지만, 200∼1000Å 정도로 한다.
이어서, BST 유전막(22) 상에 후속 열처리에 의해 BST 유전막(22)에 침투될 CuxO를 증착하여 CuxO막(23)을 형성한다. CuxO의 증착은 스퍼터링이나 유기금속 화학기상 증착법으로 할 수 있다. 특히, 스퍼터링으로 증착할 경우 CuxO 분말을 프레스로 압축성형함으로써 타겟을 제작하여 사용할 수 있으며, 구리 타겟을 사용하며 산소를 흘려줌으로써 CuxO막이 증착되도록 할 수도 있다. CuxO막(23)의 두께는 하부의 BST 유전막(22)의 두께에 따라 달라지겠지만, 후속 열처리에 의해 BST 유전막(22)에 모두 침투되고 남지 않을 정도인 20∼100Å 정도로 하는 것이 바람직하다.
이어서, CuxO막(23) 상에 도전성 물질을 증착하여 상부전극(24)을 형성한다. 상부전극(24)을 이루는 물질은 하부전극(20)을 이루는 물질과 마찬가지로 전술한 도전성 물질중의 어느 하나 또는 그 복합막으로 할 수 있다. 물론, 하부전극(20)과 동일한 물질로 할 수 있다. 상부전극(24)의 두께 역시 하부전극(20)과 마찬가지로 구체적인 반도체 소자의 집적도에 따라 달라지겠지만 대략 1000Å 정도로 한다.
이어서, CuxO막(23)의 CuxO를 BST 유전막(22)으로 침투시키기 위하여 열처리를 수행한다. 이 열처리는 200∼600℃의 온도로, 공기, 질소, 산소, 오존 또는 비활성 가스 분위기에서, 5∼30분간 수행한다. 그러면, 도 3에 도시된 바와 같이, CuxO가 침투된 BST 유전막(22')이 형성되고 상부의 CuxO막(도 2의 23)은 없어진다. 물론, 열처리의 온도가 낮거나 시간이 짧으면 또는 CuxO막의 증착두께가 두꺼우면 CuxO막이 잔존할 수도 있으나, 유전율의 감소를 방지하기 위해 CuxO막은 잔존시키지 않는 것이 바람직하다.
한편, 이 열처리는 상부전극(24)을 형성하기 전에 수행할 수도 있다. 또한, 상부전극(24)을 형성하기 전과 후에 모두 수행할 수도 있으며, 상부전극(24) 형성 이후의 후속 공정에서 받는 열적 부담(thermal budget)이 CuxO막의 CuxO를 BST 유전막에 침투시키기에 충분하다면 굳이 상부전극(24) 형성 직후에 할 필요도 없다.
이하에 설명하는 실험예는 본 발명의 방법에 따라 제조된 BST 유전막 커패시터와 종래의 방법에 의해 제조된 BST 유전막 커패시터의 누설전류 특성과 유전율 특성을 비교하였다.
먼저, 세 가지의 커패시터를 준비하였다. 세 가지 경우 모두 상하부전극으로서는 Pt를 1000Å 정도의 두께로 형성하여 사용하였고, BST 유전막은 스퍼터링 방법으로 400℃ 정도의 온도에서 500Å 정도의 두께로 형성하였다. 각 커패시터의 구체적인 구성 및 열처리 조건은 다음과 같다.
(1) 첫 번째 커패시터
중간 열처리 없이 Pt/BST/Pt 구조의 커패시터를 형성
약 300℃의 온도, 약 30분 동안, 공기 분위기, 상압에서 열처리
(2) 두 번째 커패시터
Pt 하부전극 위에 BST 유전막을 형성
약 500℃의 온도, 약 10분 동안, 공기 분위기, 상압에서 1차 열처리
BST 유전막 위에 Pt 상부전극을 형성
약 300℃의 온도, 약 30분 동안, 공기 분위기, 상압에서 2차 열처리
(3) 세 번째 커패시터(본 발명의 방법)
Pt 하부전극 위에 BST 유전막을 형성
BST 유전막 위에 약 50Å 두께의 CuxO막을 스퍼터링 방법으로 증착
약 500℃의 온도, 약 10분 동안, 공기 분위기, 상압에서 1차 열처리
BST 유전막 위에 Pt 상부전극을 형성
약 300℃의 온도, 약 30분 동안, 공기 분위기, 상압에서 2차 열처리
이상과 같이 준비된 세 가지 커패시터에 대하여 누설전류를 측정한 결과를 도시한 것이 도 4의 그래프이다. 도 4에서, 40, 42 및 44는 각각 위의 첫 번째, 두 번째 및 세 번째 커패시터의 측정결과를 나타낸다. 도 4를 보면 본 발명에 따라 BST 유전막 위에 CuxO막을 형성하고 열처리를 통해 BST 유전막으로 CuxO를 침투시킨 세 번째 커패시터의 경우(44)가, CuxO막을 형성하지 않은 첫 번째 및 두 번째 시편의 경우(40 및 42)보다 누설전류 특성이 대략 10배 정도 향상되었음을 알 수 있다.
또한, 도 5는 위의 두 번째 및 세 번째 커패시터에 대하여 유전율을 측정하여 도시한 그래프이다. 도 5에서 50 및 52는 각각 두 번째 및 세 번째 커패시터의 BST 유전막의 유전율을 나타낸다. 도 5를 보면 CuxO막을 형성하고 BST 유전막에 CuxO를 침투시킨 본 발명에 따른 커패시터의 경우(52)와 CuxO막을 형성하지 않은 종래의 커패시터의 경우(50), 그 유전율의 차이는 거의 없음을 알 수 있고, 특히 DRAM의 동작 전압(대략 1.2V)에서 거의 동일함을 알 수 있다. 이는 상기 열처리에 의해 CuxO막이 모두 BST 유전막으로 침투하여 상대적으로 낮은 유전율을 가지는 CuxO막이 남아있지 않음을 의미한다.
이와 같이 형성된 본 발명에 따른 BST 유전막 커패시터는 DRAM이나 FRAM 등의 반도체 소자에 널리 사용될 수 있다. 특히, 이상에서는 평행평판형의 단순한 모양의 커패시터를 예시했지만, 실린더형이나 박스형 등의 다양한 형태로 제조가 가능하다.
이상 상술한 바와 같이 본 발명에 따르면, BST 유전막 상에 CuxO막을 형성하고 열처리에 의해 주상 결정구조를 가지는 BST 유전막의 결정입자 경계로 CuxO를 침투시킴으로써 구리를 함유하는 BST 유전막 커패시터를 제공한다. 이에 따라 간단한 공정의 추가만으로 BST 유전막의 결정입자 경계를 통한 누설전류를 감소시킬 수 있다. 또한, BST 유전막 상에 형성된 CuxO막은 열처리에 의해 모두 BST 유전막으로 침투시켜 잔존하지 않도록 함으로써 유전율의 감소를 막을 수 있다. 아울러, 열처리에 의해 CuxO가 BST 유전막에 침투된 후에는 그 누설전류 특성이나 유전율 특성에 특별한 변화가 없으므로 재현성 있는 BST 유전막 커패시터를 제조할 수 있다.

Claims (9)

  1. 도전성 물질로 이루어진 하부전극;
    상기 하부전극 상에 형성된 BST 유전막; 및
    상기 BST 유전막 상에 도전성 물질로 이루어진 상부전극을 구비하고, 상기 BST 유전막은 구리를 함유하는 것을 특징으로 하는 커패시터.
  2. 제1항에 있어서, 상기 하부전극 및 상부전극을 이루는 도전성 물질은 W, Ta, Pt, Ru, Ir, Rh, TiN, TaN, WN, RuO2, IrO2, TiON, TaON, TaSiN, TaAlN, TiSiN, TiAlN 및 다결정 실리콘 중의 어느 하나 또는 이들의 복합막으로 이루어지는 것을 특징으로 하는 커패시터.
  3. 기판 상에 도전성 물질을 증착하여 하부전극을 형성하는 단계;
    상기 하부전극 상에 BST를 증착하여 BST 유전막을 형성하는 단계;
    상기 BST 유전막 상에 CuxO를 증착하여 CuxO막을 형성하는 단계;
    상기 BST 유전막 및 CuxO막을 열처리하여 상기 CuxO를 상기 BST 유전막으로 침투시키는 단계; 및
    상기 BST 유전막 상에 도전성 물질을 증착하여 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 커패시터 제조방법.
  4. 제3항에 있어서, 상기 CuxO는 스퍼터링 또는 화학기상 증착에 의하여 증착되는 것을 특징으로 하는 커패시터 제조방법.
  5. 제3항에 있어서, 상기 CuxO막은, 상기 열처리에 의해 모두 상기 BST 유전막내로 침투하고 남지 않을 정도의 두께로 증착되는 것을 특징으로 하는 커패시터 제조방법.
  6. 제3항에 있어서, 상기 BST는 스퍼터링, 화학기상 증착 또는 스핀 코팅에 의하여 증착되는 것을 특징으로 하는 커패시터 제조방법.
  7. 제3항에 있어서, 상기 하부전극 및 상부전극을 이루는 도전성 물질은 W, Ta, Pt, Ru, Ir, Rh, TiN, TaN, WN, RuO2, IrO2, TiON, TaON, TaSiN, TaAlN, TiSiN, TiAlN 및 다결정 실리콘 중의 어느 하나 또는 이들의 복합막으로 이루어지는 것을 특징으로 하는 커패시터 제조방법.
  8. 제3항에 있어서, 상기 열처리는 200∼600℃의 온도로, 공기, 질소, 산소, 오존 또는 비활성 가스 분위기에서, 5∼30분간 수행되는 것을 특징으로 하는 커패시터 제조방법.
  9. 제3항에 있어서, 상기 열처리는 상기 상부전극을 형성하기 전 및/또는 후에 수행되는 것을 특징으로 하는 커패시터 제조방법.
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