KR20010035581A - Input buffer capable of quick response - Google Patents

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Abstract

PURPOSE: An input buffer circuit is provided to improve operation speed and amplification factor and to have stable swing center value without an additional reference voltage generating circuit. CONSTITUTION: The first and second DC voltage control sections(22,24) reflect AC voltage component of a buffer input signal and generate the first and second AC signals respectively. The first DC voltage control section(22) cuts off the DC voltage component of the input buffer signal in cooperation with the first capacitor generated between the input buffer signal and the first AC signal. The second DC voltage control section(24) cuts off the DC voltage component of the input buffer signal in cooperation with the second capacitor generated between the input buffer signal and the second AC signal. The first driving circuit(26) generates the buffer output signal whose voltage level is driven toward the first voltage level in response to the first AC signal. The second driving circuit(28) generates the buffer output signal whose voltage level is driven toward the second voltage level in response to the second AC signal.

Description

고속 응답하는 입력 버퍼 회로{Input buffer capable of quick response}High speed response input buffer circuit {Input buffer capable of quick response}

본 발명은 전자 회로에 관한 것으로서, 특히 입력 신호의 스윙폭을 증폭하는 입력 버퍼 회로에 관한 것이다.TECHNICAL FIELD The present invention relates to electronic circuits, and more particularly, to an input buffer circuit that amplifies the swing width of an input signal.

입력 버퍼 회로는 외부로부터 수신되는 입력 신호를 내부 회로에서의 동작에 적절한 내부 신호로 변환해 주는 인터페이스 회로이다. 예를 들어, 메모리 장치로 입력되는 외부의 신호가 티티엘(TTL) 레벨의 신호이면, 이를 메모리 장치 내부에서 사용되는 씨모스(CMOS) 레벨의 신호로 변환하는 인터페이스 회로가 요구되는데, 이러한 인터페이스 회로 중의 하나가 입력 버퍼 회로이다.The input buffer circuit is an interface circuit that converts an input signal received from the outside into an internal signal suitable for operation in the internal circuit. For example, if an external signal input to the memory device is a TTL level signal, an interface circuit for converting the signal to a CMOS level signal used inside the memory device is required. One is the input buffer circuit.

도 1은 종래 기술에 의한 입력 버퍼 회로를 나타내는 도면이다. 도 1을 참조하면, 종래 기술에 의한 입력 버퍼 회로는 제1, 제2 피모스 트랜지스터(P12, P14) 및 제1, 제2 엔모스 트랜지스터(N12, N14)를 구비한 차동 증폭기 형태의 회로이다.1 is a view showing an input buffer circuit according to the prior art. Referring to FIG. 1, a conventional input buffer circuit is a circuit in the form of a differential amplifier including first and second PMOS transistors P12 and P14 and first and second NMOS transistors N12 and N14. .

제1 엔모스 트랜지스터(N12)의 게이트 단자로 버퍼 입력 신호(IN)가 인가되고, 제1 엔모스 트랜지스터(N14)의 게이트 단자로는 기준 전압(VREF)이 인가된다. 그리고, 버퍼 입력 신호(IN)는 기준 전압(VREF)과 비교된다. 버퍼 입력 신호(IN)의 전압 레벨이 기준 전압(VREF)보다 높으면, 제2 엔모스 트랜지스터(N14)보다 제1 엔모스 트랜지스터(N12)를 통해서 더 많은 전류가 흐른다. 따라서 버퍼 출력 신호(OUT)의 전압 레벨은 전원 전압(VDD) 레벨쪽으로 높아진다. 버퍼 입력 신호(IN)의 전압 레벨이 기준 전압(VREF)보다 낮으면, 제1 엔모스 트랜지스터(N12)보다 제2 엔모스 트랜지스터(N14)를 통해서 더 많은 전류가 흐른다. 따라서 버퍼 출력 신호(OUT)의 전압 레벨은 접지 전압(GND) 레벨쪽으로 낮아진다.The buffer input signal IN is applied to the gate terminal of the first NMOS transistor N12, and the reference voltage VREF is applied to the gate terminal of the first NMOS transistor N14. The buffer input signal IN is compared with the reference voltage VREF. When the voltage level of the buffer input signal IN is higher than the reference voltage VREF, more current flows through the first NMOS transistor N12 than the second NMOS transistor N14. Therefore, the voltage level of the buffer output signal OUT is increased toward the power supply voltage VDD level. When the voltage level of the buffer input signal IN is lower than the reference voltage VREF, more current flows through the second NMOS transistor N14 than the first NMOS transistor N12. Therefore, the voltage level of the buffer output signal OUT is lowered toward the ground voltage GND level.

그런데, 종래 기술에 의한 입력 버퍼 회로는, 전술한 바와 같이, 버퍼 입력 신호(IN)를 기준 전압(VREF)과 비교하여 버퍼 출력 신호(OUT)를 발생한다. 그러므로, 버퍼 출력 신호(OUT)는 기준 전압(VREF)을 중심값으로 하여 스윙(SWING)한다. 즉, 종래 기술에 의한 입력 버퍼 회로의 경우, 기준 전압(VREF)이 변하면 버퍼 출력 신호(OUT)의 스윙의 중심값도 변할 수 있다. 따라서 안정된 기준 전압(VREF)을 제공하는 기준 전압 발생 회로가 추가적으로 필요하다. 또한 종래 기술에 의한 입력 버퍼 회로는 차동 증폭기 형태이다. 그러므로, 종래의 입력 버퍼 회로는 차동 증폭기의 증폭 능력의 한계로 인하여, 높은 증폭율과 고속 동작의 실현에 어려움이 있다.However, the input buffer circuit according to the prior art generates the buffer output signal OUT by comparing the buffer input signal IN with the reference voltage VREF as described above. Therefore, the buffer output signal OUT swings around the reference voltage VREF. That is, in the input buffer circuit according to the related art, when the reference voltage VREF changes, the center value of the swing of the buffer output signal OUT may also change. Therefore, there is an additional need for a reference voltage generator circuit that provides a stable reference voltage VREF. In addition, the conventional input buffer circuit is in the form of a differential amplifier. Therefore, the conventional input buffer circuit has a difficulty in realizing high amplification rate and high speed operation due to the limitation of amplification capability of the differential amplifier.

본 발명이 이루고자 하는 기술적 과제는 동작 속도와 증폭율이 뛰어나며, 안정적인 스윙 중심값을 가지는 입력 버퍼 회로를 제공하는 것이다.An object of the present invention is to provide an input buffer circuit having excellent operating speed and amplification rate and having a stable swing center value.

도 1은 종래 기술에 의한 입력 버퍼 회로를 나타내는 도면이다.1 is a view showing an input buffer circuit according to the prior art.

도 2는 본 발명의 일 실시예에 따른 입력 버퍼 회로를 나타내는 도면이다.2 is a diagram illustrating an input buffer circuit according to an exemplary embodiment of the present invention.

도 3은 도 2의 일 실시예에 따른 주요 신호의 파형도이다.3 is a waveform diagram of a main signal according to an exemplary embodiment of FIG. 2.

도 4는 본 발명의 다른 일 실시예에 따른 입력 버퍼 회로를 나타내는 도면으로서, 도 2의 전류원을 바이어스 신호에 의해 제어되는 모스 트랜지스터로 구현한 예를 나타낸다.4 is a diagram illustrating an input buffer circuit according to another exemplary embodiment of the present invention, and illustrates an example in which the current source of FIG. 2 is implemented as a MOS transistor controlled by a bias signal.

도 5는 본 발명의 일 실시예에 따른 입력 버퍼 회로를 다수 개 연결하여 응용한 예를 나타내는 도면이다.5 is a diagram illustrating an example in which a plurality of input buffer circuits are connected and applied according to an embodiment of the present invention.

상기 기술적 과제를 이루기 위한 본 발명은, 소정의 버퍼 입력 신호를 증폭하여, 버퍼 출력 신호를 발생하는 입력 버퍼 회로에 관한 것이다. 바람직한 실시예에 따른 입력 버퍼 회로는 상기 버퍼 입력 신호의 교류 전압 성분을 반영하여, 제1 및 제2 교류 신호를 각각 생성하는 제1 및 제2 직류 전압 제어부로서, 상기 입력 버퍼 신호와 상기 제2 교류 신호 사이에 각각 형성되는 제1 및 제2 캐패시터와 함께 상기 입력 버퍼 신호의 직류 전압 성분을 차단할 수 있는 상기 제1 및 제2 직류 전압 제어부;The present invention for achieving the above technical problem relates to an input buffer circuit for amplifying a predetermined buffer input signal to generate a buffer output signal. An input buffer circuit according to a preferred embodiment is a first and a second DC voltage control unit for generating first and second AC signals by reflecting the AC voltage component of the buffer input signal, wherein the input buffer signal and the second First and second DC voltage controllers capable of blocking DC voltage components of the input buffer signal together with first and second capacitors respectively formed between AC signals;

; 상기 제1 교류 신호에 응답하여, 전압 레벨이 제1 전압 레벨 쪽으로 구동되는 상기 버퍼 출력 신호를 발생하는 제1 구동 회로; 및 상기 제2 교류 신호에 응답하여, 전압 레벨이 제2 전압 레벨 쪽으로 구동되는 상기 버퍼 출력 신호를 발생하는 제2 구동 회로를 구비한다.; A first drive circuit for generating the buffer output signal in response to the first alternating signal, the voltage level being driven towards the first voltage level; And a second drive circuit that generates the buffer output signal in response to the second alternating signal, the voltage level being driven toward the second voltage level.

상기 본 발명의 입력 버퍼 회로에 의하여, 동작 속도와 증폭율이 향상되고 안정적인 스윙 중심값을 갖는 버퍼 출력 신호가 얻어질 수 있다.By the input buffer circuit of the present invention, a buffer output signal having an improved operation speed and amplification rate and having a stable swing center value can be obtained.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 본 명세서에서는, 설명의 편의상, 각 도면을 통하여 동일한 역할을 수행하는 신호와 구성 요소는 동일한 참조 부호 및 참조 번호로 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the present specification, for convenience of description, signals and components that perform the same roles throughout the drawings are denoted by the same reference numerals and reference numerals.

도 2는 본 발명의 일 실시예에 따른 입력 버퍼 회로를 나타내는 도면이다. 도 2를 참조하면, 바람직한 실시예에 따른 입력 버퍼 회로(20)는 제1, 제2 직류 전압 제어부(22, 24) 및 제1, 제2 구동 회로(26, 28)를 구비한다. 제1 및 제2 직류 전압 제어부(22, 24)는 버퍼 입력 신호(IN)의 교류 전압 성분을 반영하여, 제1 및 제2 교류 신호(AC1, AC2)를 각각 생성한다. 제1 구동 회로(26)는 제1 교류 신호(AC1)에 응답하여, 버퍼 출력 신호(OUT)의 전압 레벨을 전원 전압(VDD)인 제1 전압 레벨쪽으로 구동한다. 제2 구동 회로(28)는 제2 교류 신호(AC2)에 응답하여, 버퍼 출력 신호(OUT)의 전압 레벨을 접지 전압(GND)인 제2 전압 레벨쪽으로 구동한다.2 is a diagram illustrating an input buffer circuit according to an exemplary embodiment of the present invention. 2, an input buffer circuit 20 according to a preferred embodiment includes first and second DC voltage controllers 22 and 24 and first and second driving circuits 26 and 28. The first and second DC voltage controllers 22 and 24 generate first and second AC signals AC1 and AC2 by reflecting AC voltage components of the buffer input signal IN. In response to the first AC signal AC1, the first driving circuit 26 drives the voltage level of the buffer output signal OUT toward the first voltage level, which is the power supply voltage VDD. In response to the second AC signal AC2, the second driving circuit 28 drives the voltage level of the buffer output signal OUT to the second voltage level, which is the ground voltage GND.

바람직하기로는, 제1 직류 전압 제어부(22)는 버퍼 입력 신호(IN)와 제1 교류 신호(AC1) 사이에 형성되는 제1 캐패시터(C1), 제1 교류 신호(AC1)와 전원 전압(VDD) 사이에 형성되는 제1 제어 트랜지스터(P1) 및 제1 교류 신호(AC1)와 접지 전압(GND) 사이에 형성되는 제1 전류원(IS1)을 구비한다. 마찬가지로, 제2 직류 전압 제어부(24)는 버퍼 입력 신호(IN)와 제2 교류 신호(AC2) 사이에 형성되는 제2 캐패시터(C2), 제2 교류 신호(AC2)와 접지 전압(GND) 사이에 형성되는 제2 제어 트랜지스터(N1) 및 제2 교류 신호(AC2)와 전원 전압(VDD) 사이에 형성되는 제2 전류원(IS2)을 구비하는 것이 바람직하다.Preferably, the first DC voltage controller 22 includes a first capacitor C1, a first AC signal AC1, and a power supply voltage VDD formed between the buffer input signal IN and the first AC signal AC1. And a first control transistor P1 formed between the first control transistor P1 and a first current source IS1 formed between the first AC signal AC1 and the ground voltage GND. Similarly, the second DC voltage control unit 24 is formed between the second capacitor C2 and the second AC signal AC2 and the ground voltage GND formed between the buffer input signal IN and the second AC signal AC2. It is preferable to have a second control transistor (N1) formed in the second current source (IS2) formed between the second AC signal (AC2) and the power supply voltage (VDD).

제1 직류 전압 제어부(22)의 구성을 좀 더 구체적으로 살펴보면, 제1 제어 트랜지스터(P1)는 피모스 트랜지스터인 것이 바람직하다. 제1 제어 트랜지스터(P1)의 소스 단자는 전원 전압(VDD)에 접속되고, 게이트 단자와 드레인 단자는 제1 노드(21a)에 공통 접속된다. 또한 제1 전류원(IS1)의 일측 단자와 제1 캐패시터(C1)의 일측 단자도 제1 노드(21a)에 공통 접속된다. 제1 제어 트랜지스터(P1)와 제1 전류원(IS1)은 제1 노드(21a)의 직류 전압, 즉 제1 교류 신호(AC1)의 직류 전압이 일정하게 유지되도록 제어한다. 입력 버퍼 신호(IN)가 입력되지 않는 경우에, 제1 노드(21a)의 직류 전압(VD1)은 다음의 수학식1과 같다.Looking at the configuration of the first DC voltage control unit 22 in more detail, it is preferable that the first control transistor (P1) is a PMOS transistor. The source terminal of the first control transistor P1 is connected to the power supply voltage VDD, and the gate terminal and the drain terminal are commonly connected to the first node 21a. One terminal of the first current source IS1 and one terminal of the first capacitor C1 are also commonly connected to the first node 21a. The first control transistor P1 and the first current source IS1 control the DC voltage of the first node 21a, that is, the DC voltage of the first AC signal AC1 to be kept constant. When the input buffer signal IN is not input, the DC voltage V D1 of the first node 21a is expressed by Equation 1 below.

여기서 VD1은 제1 노드(21a)의 직류 전압, VDD는 전원 전압(VDD), |VTP|는 제1 제어 트랜지스터(P1)의 문턱 전압의 절대값, LP1과 WP1은 각각 제1 제어 트랜지스터(P1)의 채널 길이와 폭, IS1은 제1 전류원(IS1)의 전류값, KP는 공정 변수를 나타낸다.Where V D1 is the DC voltage of the first node 21a, V DD is the power supply voltage VDD, | V TP | is the absolute value of the threshold voltage of the first control transistor P1 , and L P1 and W P1 are each The channel length and width of the first control transistor P1, I S1 denotes a current value of the first current source IS1, and K P denotes a process variable.

수학식1이 보여주듯이, 제1 제어 트랜지스터(P1)와 제1 전류원(IS1)에 의해서 제1 노드(21a)의 직류 전압(VD1)이 결정된다. 바람직하게는 제1 노드(21a)의 직류 전압(VD1)은 (VDD-|VTP|)에 가깝도록 설정된다.As shown in Equation 1, the DC voltage V D1 of the first node 21a is determined by the first control transistor P1 and the first current source IS1. Preferably, the DC voltage V D1 of the first node 21a is set to be close to (V DD- | V TP |).

버퍼 입력 신호(IN)가 입력되는 경우에 버퍼 입력 신호(IN)의 변화량은 제1 캐패시터(C1)를 통하여 제1 노드(21a)의 전압, 즉 제1 교류 신호(AC1)에 반영된다. 그러나 제1 노드(21a)의 직류 전압(VD1)은 제1 제어 트랜지스터(P1)와 제1 전류원 (IS1)의 제어에 의해 회복된다. 따라서, 입력 버퍼 신호(IN)의 직류 성분은 차단되고 교류 성분만 반영된 제1 교류 신호(AC1)가 발생된다.When the buffer input signal IN is input, the amount of change in the buffer input signal IN is reflected in the voltage of the first node 21a, that is, the first AC signal AC1 through the first capacitor C1. However, the DC voltage V D1 of the first node 21a is restored by the control of the first control transistor P1 and the first current source IS1. Therefore, the DC component of the input buffer signal IN is blocked and the first AC signal AC1 reflecting only the AC component is generated.

제2 직류 전압 제어부(24)의 구성은 제1 직류 전압 제어부(22)의 구성과 유사하다. 이를 구체적으로 살펴보면, 제2 제어 트랜지스터(N1)는 엔모스 트랜지스터인 것이 바람직하다. 제2 제어 트랜지스터(N1)의 소스 단자는 접지 전압(GND)에 접속되고, 게이트 단자와 드레인 단자는 제2 노드(21b)에 공통 접속된다. 또한 제2 전류원(IS2)의 일측 단자와 제2 캐패시터(C2)의 일측 단자도 제2 노드(21b)에 공통 접속된다. 제2 제어 트랜지스터(N1)와 제2 전류원(IS2)은 제2 노드(21b)의 직류 전압, 즉 제2 교류 신호(AC2)의 직류 전압이 일정하게 유지되도록 제어한다. 입력 버퍼 신호(IN)가 입력되지 않는 경우에, 제2 노드(21b)의 직류 전압(VD2)은 다음의 수학식 2와 같다.The configuration of the second DC voltage control unit 24 is similar to that of the first DC voltage control unit 22. Specifically, it is preferable that the second control transistor N1 is an NMOS transistor. The source terminal of the second control transistor N1 is connected to the ground voltage GND, and the gate terminal and the drain terminal are commonly connected to the second node 21b. One terminal of the second current source IS2 and one terminal of the second capacitor C2 are also commonly connected to the second node 21b. The second control transistor N1 and the second current source IS2 control the DC voltage of the second node 21b, that is, the DC voltage of the second AC signal AC2 to be kept constant. When the input buffer signal IN is not input, the DC voltage V D2 of the second node 21b is expressed by Equation 2 below.

여기서 VD2은 제2 노드(21b)의 직류 전압, VTN는 제2 제어 트랜지스터(N1)의 문턱 전압, LN1과 WN1은 각각 제2 제어 트랜지스터(N1)의 채널 길이와 폭, IS2은 제2 전류원(IS2)의 전류, KN은 공정 변수를 나타낸다.Where V D2 is the DC voltage of the second node 21b, V TN is the threshold voltage of the second control transistor N1, L N1 and W N1 are the channel length and width of the second control transistor N1, and I S2. Is the current of the second current source IS2, K N is the process variable.

수학식2가 보여주듯이, 제2 제어 트랜지스터(N1)와 제2 전류원(IS2)에 의해서 제2 노드(21b)의 직류 전압(VD2)이 결정된다. 바람직하게는 제2 노드(21b)의 직류 전압(VD2)은 VTN에 가깝도록 설정된다.As shown in Equation 2, the DC voltage V D2 of the second node 21b is determined by the second control transistor N1 and the second current source IS2. Preferably, the DC voltage V D2 of the second node 21b is set to be close to V TN .

버퍼 입력 신호(IN)가 입력되는 경우에, 제1 직류 전압 제어부(22)에서 처럼, 버퍼 입력 신호(IN)의 변화량은 제2 캐패시터(C2)를 통하여 제2 노드(21b)의 전압, 즉 제2 교류 신호(AC2)에 반영된다. 그러나, 제2 노드(21b)의 직류 전압(VD2)은 제2 제어 트랜지스터(N1)와 제2 전류원(IS2)의 제어에 의해 곧 회복된다. 따라서, 입력 버퍼 신호(IN)의 직류 성분은 차단되고 교류 성분만 반영된 제2 교류 신호(AC2)가 발생된다.When the buffer input signal IN is input, as in the first DC voltage controller 22, the amount of change in the buffer input signal IN is the voltage of the second node 21b through the second capacitor C2, that is, Reflected on the second AC signal AC2. However, the DC voltage V D2 of the second node 21b is soon restored by the control of the second control transistor N1 and the second current source IS2. Therefore, the DC component of the input buffer signal IN is blocked and the second AC signal AC2 reflecting only the AC component is generated.

제1 구동 회로(26)는 피모스 트랜지스터인 제1 구동 트랜지스터(P2)를 구비하고, 제2 구동 회로(28)는 엔모스 트랜지스터인 제2 구동 트랜지스터(N2)를 구비하는 것이 바람직하다. 제1 구동 트랜지스터(P2)의 게이트 단자는 제1 노드(21a)에 접속되고, 소스 단자는 전원 전압(VDD)에 접속되며, 드레인 단자는 버퍼 출력 신호(OUT) 단자에 접속된다. 제1 구동 트랜지스터(P2)의 게이트 단자로 제1 교류 신호(AC1)가 입력된다.It is preferable that the 1st drive circuit 26 is equipped with the 1st drive transistor P2 which is a PMOS transistor, and the 2nd drive circuit 28 is equipped with the 2nd drive transistor N2 which is an NMOS transistor. The gate terminal of the first driving transistor P2 is connected to the first node 21a, the source terminal is connected to the power supply voltage VDD, and the drain terminal is connected to the buffer output signal OUT terminal. The first AC signal AC1 is input to the gate terminal of the first driving transistor P2.

제2 구동 트랜지스터(N2)의 게이트 단자는 제2 노드(21b)에 접속되고, 소스 단자는 접지 전압(GND)에 접속되며, 드레인 단자는 버퍼 출력 신호(OUT) 단자에 접속된다. 제2 구동 회로(28)의 엔모스 트랜지스터(N2)의 게이트 단자로 제2 교류 신호(AC2)가 입력된다.The gate terminal of the second driving transistor N2 is connected to the second node 21b, the source terminal is connected to the ground voltage GND, and the drain terminal is connected to the buffer output signal OUT terminal. The second AC signal AC2 is input to the gate terminal of the NMOS transistor N2 of the second driving circuit 28.

도 3은 도 2의 일 실시예에 따른 주요 신호의 파형도이다. 도 3을 참조하여, 본 발명의 일 실시예에 따른 입력 버퍼 회로(20)의 동작을 전체적으로 기술하면 다음과 같다. 먼저, 버퍼 입력 신호(IN)의 전압 레벨이 하강하는 경우에 대하여 기술하면, 다음과 같다. 버퍼 입력 신호(IN)의 전압 레벨이 하강하면, 제1 및 제2 교류 신호(AC1, AC2)의 전압 레벨도 빠른 속도로 응답하여 순간적으로 하강한다. 그러면, 제1 구동 트랜지스터(P2)는 신속히 턴온되고, 제2 구동 트랜지스터(N2)는 신속히 턴오프된다. 따라서, 버퍼 출력 신호(OUT)는 전원 전압(VDD) 레벨 쪽으로 신속하면서도 큰 폭으로 구동된다.3 is a waveform diagram of a main signal according to an exemplary embodiment of FIG. 2. Referring to Figure 3, the overall operation of the input buffer circuit 20 according to an embodiment of the present invention will be described as follows. First, the case where the voltage level of the buffer input signal IN falls is described as follows. When the voltage level of the buffer input signal IN falls, the voltage levels of the first and second alternating current signals AC1 and AC2 also rapidly decrease in response. As a result, the first driving transistor P2 is quickly turned on, and the second driving transistor N2 is quickly turned off. Thus, the buffer output signal OUT is driven rapidly and with a large width toward the power supply voltage VDD level.

버퍼 입력 신호(IN)의 전압 레벨이 상승하는 경우의 입력 버퍼 회로(20)의 작용 효과도, 버퍼 입력 신호(IN)의 전압 레벨이 하강하는 경우의 입력 버퍼 회로(20)의 작용 효과와 거의 유사하다. 즉, 버퍼 입력 신호(IN)의 전압 레벨이 상승하면, 제1 및 제2 교류 신호(AC1, AC2)의 전압 레벨도 빠른 속도로 응답하여 순간적으로 상승한다. 그러면, 제1 구동 트랜지스터(P2)는 신속히 턴오프되고, 제2 구동 트랜지스터(N2)는 신속히 턴온된다. 따라서, 버퍼 출력 신호(OUT)는 접지 전압(GND) 레벨 쪽으로 신속하면서도 큰 폭으로 구동된다.The effect of the input buffer circuit 20 when the voltage level of the buffer input signal IN increases is also almost the same as the effect of the input buffer circuit 20 when the voltage level of the buffer input signal IN falls. similar. That is, when the voltage level of the buffer input signal IN rises, the voltage levels of the first and second alternating signals AC1 and AC2 also increase rapidly in response. As a result, the first driving transistor P2 is quickly turned off, and the second driving transistor N2 is quickly turned on. Therefore, the buffer output signal OUT is driven rapidly and with a large width toward the ground voltage GND level.

따라서, 본 발명의 입력 버퍼 회로에 의하면, 소진폭의 버퍼 입력 신호(IN)가 입력되더라도, 큰 증폭율을 가지며 신속히 응답하는 버퍼 출력 신호(OUT)가 발생된다.Therefore, according to the input buffer circuit of the present invention, even if a small amplitude buffer input signal IN is input, a buffer output signal OUT having a large amplification rate and responding quickly is generated.

도 4는 본 발명의 다른 일 실시예에 따른 입력 버퍼 회로를 나타내는 도면으로서, 도 2의 전류원을 바이어스 신호에 의해 제어되는 모스 트랜지스터로 구현한 예를 나타낸다. 도 4를 참조하면, 제1 및 제2 전류원(N3, P3)은 제1 및 제2 바이어스 신호에 의해 각각 제어되는 모스 트랜지스터이다. 본 발명의 다른 일 실시예에 따른 입력 버퍼 회로(40)는 제1 및 제2 바이어스 신호(BIAS1, BIAS2)를 발생하는 바이어스부(42)를 더 구비한다. 바이어스부(42)와 제1 및 제2 전류원(N3, P3)을 제외한 나머지 부분은 도2와 동일하므로, 본 명세서에서, 그에 대한 구체적인 기술은 생략된다.4 is a diagram illustrating an input buffer circuit according to another exemplary embodiment of the present invention, and illustrates an example in which the current source of FIG. 2 is implemented as a MOS transistor controlled by a bias signal. Referring to FIG. 4, the first and second current sources N3 and P3 are MOS transistors controlled by the first and second bias signals, respectively. The input buffer circuit 40 according to another embodiment of the present invention further includes a bias unit 42 for generating the first and second bias signals BIAS1 and BIAS2. Except for the bias part 42 and the first and second current sources N3 and P3, the remaining parts are the same as those in FIG. 2, and thus, detailed description thereof will be omitted.

바이어스부(42)는 저항(R1), 제1 엔모스 트랜지스터(N5)를 구비하는 제1 바이어스부(42a) 및 제2 엔모스 트랜지스터(N4), 피모스 트랜지스터(P4)를 구비하는 제2 바이어스부(42b)가 전류 미러 형태로 구성된다. 제1 바이어스부(42a)에 흐르는 전류는 전원 전압(VDD), 저항(R1) 및 제1 엔모스 트랜지스터(N5)에 의해 결정된다. 또한 제3 노드(41a)의 전압이 정해진다. 따라서 제1 바이어스부(42a)는 정전압의 제1 바이어스 신호(BIAS1)를 제공하는 전압원 역할을 한다. 제1 바이어스 신호(BIAS1)는 제2 엔모스 트랜지스터(N4)의 게이트 단자로 입력된다. 제1 엔모스 트랜지스터(N5)와 제2 엔모스 트랜지스터(N4)가 동일하다면, 제2 바이어스부(42b)에 흐르는 전류는 제1 바이어스부(42a)에 흐르는 전류와 동일하다. 그리고 제1 바이어스 신호(BIAS1)는 엔모스 트랜지스터로 구현될 수 있는 제1 전류원(N3)의 게이트 단자로도 입력된다. 그러므로 제1 전류원(N3)의 채널폭대 길이비가 제3 엔모스 트랜지스터(N5)의 채널폭대 길이비의 일정 배수가 되게 조정됨으로써, 제1 전류원(N3)에 흐르는 전류가 제어될 수 있다.The bias unit 42 includes a resistor R1, a first bias unit 42a including the first NMOS transistor N5, and a second bias unit N2 and a PMOS transistor P4. The bias portion 42b is configured in the form of a current mirror. The current flowing through the first bias unit 42a is determined by the power supply voltage VDD, the resistor R1, and the first NMOS transistor N5. In addition, the voltage of the third node 41a is determined. Therefore, the first bias unit 42a serves as a voltage source for providing the first bias signal BIAS1 of the constant voltage. The first bias signal BIAS1 is input to the gate terminal of the second NMOS transistor N4. If the first NMOS transistor N5 and the second NMOS transistor N4 are the same, the current flowing through the second bias portion 42b is the same as the current flowing through the first bias portion 42a. The first bias signal BIAS1 is also input to the gate terminal of the first current source N3, which may be implemented as an NMOS transistor. Therefore, by adjusting the channel width length ratio of the first current source N3 to be a constant multiple of the channel width length ratio of the third NMOS transistor N5, the current flowing in the first current source N3 can be controlled.

한편, 제2 바이어스부(42b)의 피모스 트랜지스터(P4)의 게이트 단자, 드레인 단자 및 제2 전류원(P3)의 게이트 단자가 공통으로 제4 노드(41b)에 접속된다. 제2 바이어스부(42b)에 흐르는 전류는 제1 바이어스부(42a)에 흐르는 전류와 동일하므로, 제4 노드(41b)의 전압이 정해진다. 따라서 제2 바이어스부(42b)는 제1 바이어스부(42a)처럼 정전압의 제2 바이어스 신호(BIAS2)를 제공하는 전압원 역할을 한다. 그러므로 제2 전류원(P3)의 채널폭대 길이비가 피모스 트랜지스터(P4)의 채널폭대 길이비의 일정 배수가 되게 조정됨으로써, 제2 전류원(P3)에 흐르는 전류가 제어될 수 있다.On the other hand, the gate terminal, drain terminal, and gate terminal of the second current source P3 of the PMOS transistor P4 of the second bias portion 42b are commonly connected to the fourth node 41b. Since the current flowing through the second bias portion 42b is the same as the current flowing through the first bias portion 42a, the voltage of the fourth node 41b is determined. Accordingly, the second bias part 42b serves as a voltage source for providing the second bias signal BIAS2 of the constant voltage like the first bias part 42a. Therefore, the current flowing through the second current source P3 can be controlled by adjusting the channel width length ratio of the second current source P3 to be a constant multiple of the channel width length ratio of the PMOS transistor P4.

그리고 제1 및 제2 구동 트랜지스터(P2,N2)의 채널폭대 길이비가 각각 제1 및 제2 제어 트랜지스터(P1, N1)의 채널폭대 길이비의 일정 배수가 되게 조정됨으로써, 제1 및 제2 구동 트랜지스터(P2,N2)에 흐르는 전류가 제어될 수 있다. 이 때, 전원 전압(VDD)와 접지 전압(GND)의 평균값을 중심으로 전원 전압(VDD)와 접지 전압(GND) 사이를 완전 스윙하는 버퍼 출력 신호(OUT)를 얻기 위해서는 제1 및 제2 구동 트랜지스터(P2,N2)에 흐르는 전류를 동일하게 하는 것이 바람직하다.The channel width length ratios of the first and second driving transistors P2 and N2 are adjusted to be constant multiples of the channel width length ratios of the first and second control transistors P1 and N1, respectively, thereby driving the first and second driving. The current flowing through the transistors P2 and N2 can be controlled. In this case, in order to obtain a buffer output signal OUT that completely swings between the power supply voltage VDD and the ground voltage GND based on the average value of the power supply voltage VDD and the ground voltage GND, the first and second driving signals may be used. It is preferable to make currents flowing through the transistors P2 and N2 the same.

도 5는 본 발명의 일 실시예에 따른 입력 버퍼 회로를 다수 개 연결하여 응용한 예를 나타내는 도면이다. 실제 제작 과정에서 발생하는 공정 변수의 변동으로 인하여 하나의 입력 버퍼 회로에서 출력된 버퍼 출력 신호의 특성이 완전하지 않더라도, 계속하여 직렬로 연결되는 다른 입력 버퍼 회로를 통과시킴으로써 특성이 향상된 버퍼 출력 신호(OUT)를 얻을 수 있다. 그리고, 저주파의 클럭이나 데이터의 버퍼링을 위하여, 본 발명의 입력 버퍼 회로의 버퍼 출력 신호 단자에 래치부가 추가될 수 있다.5 is a diagram illustrating an example in which a plurality of input buffer circuits are connected and applied according to an embodiment of the present invention. Even though the characteristics of the buffer output signal output from one input buffer circuit are not perfect due to the variation of the process variables occurring in the actual manufacturing process, the buffer output signal having improved characteristics by continuously passing through another input buffer circuit connected in series ( OUT) can be obtained. In addition, a latch unit may be added to the buffer output signal terminal of the input buffer circuit of the present invention for buffering a low frequency clock or data.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible.

예를 들면, 본 명세서에서는 제1 및 제2 캐패시터(C1, C2)가 각각 제1 및 제2 직류 전압 제어부(22, 24)의 구성 요소로 포함되는 것으로 기술되었다. 그러나, 제1 및 제2 캐패시터(C1, C2)는 입력 버퍼 회로 자체에 포함되지 않고, 외부에서 부가적으로 연결되어, 본 발명의 입력 버퍼 회로가 구현될 수도 있다.For example, it is described herein that the first and second capacitors C1 and C2 are included as components of the first and second DC voltage controllers 22 and 24, respectively. However, the first and second capacitors C1 and C2 are not included in the input buffer circuit itself, but are additionally connected externally, so that the input buffer circuit of the present invention may be implemented.

따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

전술한 바와 같이, 본 발명의 입력 버퍼 회로에 의하면, 증폭율이 크게 향상되고, 응답 속도가 매우 신속해 질 수 있다. 또한, 추가적인 기준 전압 발생 회로가 없더라도, 버퍼 출력 신호의 중간값이 안정적으로 유지될 수 있다.As described above, according to the input buffer circuit of the present invention, the amplification factor can be greatly improved, and the response speed can be very fast. In addition, even if there is no additional reference voltage generator circuit, the intermediate value of the buffer output signal can be kept stable.

Claims (4)

소정의 버퍼 입력 신호를 증폭하여, 버퍼 출력 신호를 발생하는 입력 버퍼 회로에 있어서,In an input buffer circuit for amplifying a predetermined buffer input signal and generating a buffer output signal, 상기 버퍼 입력 신호의 교류 전압 성분을 반영하여, 제1 교류 신호를 생성하는 제1 직류 전압 제어부로서, 상기 입력 버퍼 신호와 상기 제1 교류 신호 사이에 형성되는 제1 캐패시터와 함께 상기 입력 버퍼 신호의 직류 전압 성분을 차단할 수 있는 상기 제1 직류 전압 제어부;A first DC voltage control unit for generating a first AC signal by reflecting an AC voltage component of the buffer input signal, the first DC voltage controller including a first capacitor formed between the input buffer signal and the first AC signal. The first DC voltage control unit capable of blocking a DC voltage component; 상기 버퍼 입력 신호의 교류 전압 성분을 반영하여, 제2 교류 신호를 생성하는 제2 직류 전압 제어부로서, 상기 입력 버퍼 신호와 상기 제2 교류 신호 사이에 형성되는 제2 캐패시터와 함께 상기 입력 버퍼 신호의 직류 전압 성분을 차단할 수 있는 상기 제2 직류 전압 제어부;A second DC voltage control unit for generating a second AC signal by reflecting the AC voltage component of the buffer input signal, the second DC voltage control part being formed between the input buffer signal and the second AC signal; The second DC voltage controller capable of blocking a DC voltage component; 상기 제1 교류 신호에 응답하여, 전압 레벨이 제1 전압 레벨쪽으로 구동되는 상기 버퍼 출력 신호를 발생하는 제1 구동 회로; 및A first drive circuit for generating the buffer output signal in response to the first alternating signal, the voltage level being driven towards the first voltage level; And 상기 제2 교류 신호에 응답하여, 전압 레벨이 제2 전압 레벨쪽으로 구동되는 상기 버퍼 출력 신호를 발생하는 제2 구동 회로를 구비하는 것을 특징으로 하는 입력 버퍼 회로.And a second drive circuit for generating said buffer output signal in response to said second alternating current signal, said voltage level being driven toward said second voltage level. 제1 항에 있어서,According to claim 1, 상기 제1 직류 전압 제어부는The first DC voltage control unit 상기 제1 교류 신호와 전원 전압 사이에 형성되며, 상기 제1 교류 신호에 의하여 게이팅되는 제1 제어 트랜지스터와; 상기 제1 교류 신호와 접지 전압 사이에 형성되며, 상기 제1 제어 트랜지스터의 전류량을 제어하는 제1 전류원을 구비하며,A first control transistor formed between the first AC signal and a power supply voltage and gated by the first AC signal; A first current source formed between the first AC signal and a ground voltage to control an amount of current of the first control transistor, 상기 제2 직류 전압 제어부는The second DC voltage control unit 상기 제2 교류 신호와 전원 전압 사이에 형성되며, 상기 제2 교류 신호에 의하여 게이팅되는 제2 제어 트랜지스터와; 상기 제2 교류 신호와 상기 전원 전압 사이에 형성되며, 상기 제2 제어 트랜지스터의 전류량을 제어하는 제2 전류원을 구비하는 것을 특징으로 하는 입력 버퍼 회로.A second control transistor formed between the second AC signal and a power supply voltage and gated by the second AC signal; And a second current source formed between the second alternating signal and the power supply voltage to control an amount of current of the second control transistor. 제2 항에 있어서,The method of claim 2, 상기 제1 및 제2 전류원은 제1 및 제2 바이어스 신호에 의하여 각각 제어되는 모스 트랜지스터이며,The first and second current sources are MOS transistors controlled by first and second bias signals, respectively. 상기 입력 버퍼 회로는The input buffer circuit 상기 제1 전류원과 상기 제2 전류원에 동일한 양의 전류량을 가지도록 제어하는 제1 및 제2 바이어스 신호를 발생하는 바이어스부를 더 구비하는 것을 특징으로 하는 입력 버퍼 회로.And a bias unit for generating first and second bias signals for controlling the first current source and the second current source to have the same amount of current. 제2 항에 있어서,The method of claim 2, 상기 제1 직류 전압 제어부는 상기 버퍼 입력 신호와 상기 제1 교류 신호 사이에 형성되는 상기 제1 캐패시터를 더 구비하며,The first DC voltage controller further includes the first capacitor formed between the buffer input signal and the first AC signal. 상기 제2 직류 전압 제어부는 상기 버퍼 입력 신호와 상기 제2 교류 신호 사이에 형성되는 상기 제2 캐패시터를 더 구비하는 것을 특징으로 하는 입력 버퍼 회로.And the second DC voltage controller further comprises the second capacitor formed between the buffer input signal and the second AC signal.
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