KR100427493B1 - Input buffer capable of controlling the out voltage as a predetermined voltage - Google Patents

Input buffer capable of controlling the out voltage as a predetermined voltage Download PDF

Info

Publication number
KR100427493B1
KR100427493B1 KR10-2001-0074333A KR20010074333A KR100427493B1 KR 100427493 B1 KR100427493 B1 KR 100427493B1 KR 20010074333 A KR20010074333 A KR 20010074333A KR 100427493 B1 KR100427493 B1 KR 100427493B1
Authority
KR
South Korea
Prior art keywords
signal
voltage
buffer
output signal
current source
Prior art date
Application number
KR10-2001-0074333A
Other languages
Korean (ko)
Other versions
KR20030043255A (en
Inventor
홍순원
Original Assignee
주식회사 티엘아이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 티엘아이 filed Critical 주식회사 티엘아이
Priority to KR10-2001-0074333A priority Critical patent/KR100427493B1/en
Publication of KR20030043255A publication Critical patent/KR20030043255A/en
Application granted granted Critical
Publication of KR100427493B1 publication Critical patent/KR100427493B1/en

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

출력 신호의 전압이 제어되는 입력 버퍼 회로가 개시된다. 본 발명의 입력 버퍼 회로는 제1, 제2 직류 전압 제어부 및 제1, 제2 구동 회로를 구비한다. 제1 직류 전압 제어부는 버퍼 입력 신호의 교류 전압 성분을 반영하여 제1 교류 신호를 생성하며, 제1 로드 및 제1 로드의 전류량을 제어하는 제1 전류원을 포함한다. 제2 직류 전압 제어부는 버퍼 입력 신호의 교류 전압 성분을 반영하여 제2 교류 신호를 생성하며, 제2 로드 및 제2 로드의 전류량을 제어하는 제2 전류원을 포함한다. 제1 구동 회로는 제1 교류 신호에 응답하여, 버퍼 출력 신호의 전압 레벨을 전원 전압인 제1 전압 레벨쪽으로 구동한다. 제2 구동 회로는 제2 교류 신호에 응답하여, 버퍼 출력 신호의 전압 레벨을 접지 전압인 제2 전압 레벨쪽으로 구동한다. 그리고, 제1 전류원 및 제2 전류원 중 적어도 어느 하나는 버퍼 출력 신호를 소정의 설정 전압으로 제어하기 위하여 전류량이 가변되는 가변 전류원이다. 본 발명의 입력 버퍼 회로에 의하면, 공정 조건 등의 변화에 따른 버퍼 출력 신호의 직류 전압의 변화를 최소화할 수 있다.An input buffer circuit is disclosed in which the voltage of an output signal is controlled. The input buffer circuit of this invention is equipped with the 1st, 2nd DC voltage control part and the 1st, 2nd drive circuit. The first DC voltage controller generates a first AC signal by reflecting an AC voltage component of the buffer input signal, and includes a first load and a first current source for controlling an amount of current of the first load. The second DC voltage controller generates a second AC signal by reflecting an AC voltage component of the buffer input signal, and includes a second current source for controlling the current amount of the second rod and the second load. In response to the first alternating current signal, the first driving circuit drives the voltage level of the buffer output signal toward the first voltage level, which is the power supply voltage. In response to the second alternating current signal, the second drive circuit drives the voltage level of the buffer output signal toward the second voltage level, which is the ground voltage. At least one of the first current source and the second current source is a variable current source whose current amount is varied to control the buffer output signal to a predetermined set voltage. According to the input buffer circuit of the present invention, it is possible to minimize the change in the DC voltage of the buffer output signal according to the change in process conditions and the like.

Description

출력 신호의 전압이 설정 전압으로 제어되는 입력 버퍼 회로{Input buffer capable of controlling the out voltage as a predetermined voltage}Input buffer capable of controlling the voltage of the output signal to the set voltage {Input buffer capable of controlling the out voltage as a predetermined voltage}

본 발명은 전자 회로에 관한 것으로서, 특히 입력 신호의 스윙폭을 증폭하는 입력 버퍼 회로에 관한 것이다.TECHNICAL FIELD The present invention relates to electronic circuits, and more particularly, to an input buffer circuit that amplifies the swing width of an input signal.

입력 버퍼 회로는 외부로부터 수신되는 입력 신호를 내부 회로에서의 동작에 적절한 내부 신호로 변환해 주는 인터페이스 회로이다. 예를 들어, 메모리 장치로입력되는 외부의 신호가 티티엘(TTL) 레벨의 신호이면, 이를 메모리 장치 내부에서 사용되는 씨모스(CMOS) 레벨의 신호로 변환하는 인터페이스 회로가 요구되는데, 이러한 인터페이스 회로 중의 하나가 입력 버퍼 회로이다.The input buffer circuit is an interface circuit that converts an input signal received from the outside into an internal signal suitable for operation in the internal circuit. For example, if an external signal input to the memory device is a TTL level signal, an interface circuit for converting the signal to a CMOS level signal used inside the memory device is required. One is the input buffer circuit.

도 1은 종래 기술에 의한 입력 버퍼 회로를 나타내는 도면이다. 도 1에 도시된 입력 버퍼 회로는 본 출원인이 특허 출원한 발명으로서, 출원 번호10-1999-0042219호에 개시된 발명이다. 그리고, 상기 출원번호 10-1999-0042219호는 본 명세서의 일부로서 통합된다.1 is a view showing an input buffer circuit according to the prior art. The input buffer circuit shown in FIG. 1 is an invention filed by the present applicant and disclosed in the application number 10-1999-0042219. And the application number 10-1999-0042219 is incorporated as part of this specification.

도 1을 참조하면, 종래 기술에 의한 입력 버퍼 회로(100)는 제1, 제2 직류 전압 제어부(110, 120) 및 제1, 제2 구동 회로(130, 140)를 구비한다. 제1 및 제2 직류 전압 제어부(110, 120)는 버퍼 입력 신호(IN)의 교류 전압 성분을 반영하여, 제1 및 제2 교류 신호(AC1, AC2)를 각각 생성한다. 제1 구동 회로(130)는 제1 교류 신호(AC1)에 응답하여, 버퍼 출력 신호(OUT)의 전압 레벨을 전원 전압(VDD) 레벨쪽으로 구동한다. 제2 구동 회로(140)는 제2 교류 신호(AC2)에 응답하여, 버퍼 출력 신호(OUT)의 전압 레벨을 접지 전압(GND) 레벨쪽으로 구동한다.Referring to FIG. 1, the input buffer circuit 100 according to the prior art includes first and second DC voltage controllers 110 and 120 and first and second driving circuits 130 and 140. The first and second DC voltage controllers 110 and 120 may reflect the AC voltage components of the buffer input signal IN to generate the first and second AC signals AC1 and AC2, respectively. In response to the first AC signal AC1, the first driving circuit 130 drives the voltage level of the buffer output signal OUT toward the power supply voltage VDD level. In response to the second AC signal AC2, the second driving circuit 140 drives the voltage level of the buffer output signal OUT to the ground voltage GND level.

제1 직류 전압 제어부(110)는 버퍼 입력 신호(IN)와 제1 교류 신호(AC1) 사이에 형성되는 캐패시터(C1), 제1 교류 신호(AC1)와 전원 전압(VDD) 사이에 형성되는 제1 제어 트랜지스터(P1) 및 제1 교류 신호(AC1)와 접지 전압(GND) 사이에 형성되는 제1 전류원(IS1)을 포함한다. 마찬가지로, 제2 직류 전압 제어부(120)는 버퍼 입력 신호(IN)와 제2 교류 신호(AC2) 사이에 형성되는 캐패시터(C2), 제2 교류 신호(AC2)와 접지 전압(GND) 사이에 형성되는 제2 제어 트랜지스터(N1) 및 제2 교류신호(AC2)와 전원 전압(VDD) 사이에 형성되는 제2 전류원(IS2)을 포함한다.The first DC voltage controller 110 may include a capacitor C1 formed between the buffer input signal IN and the first AC signal AC1, and a first AC voltage formed between the first AC signal AC1 and the power supply voltage VDD. The first control transistor P1 and the first current signal IS1 are formed between the first AC signal AC1 and the ground voltage GND. Similarly, the second DC voltage controller 120 is formed between the capacitor C2 formed between the buffer input signal IN and the second AC signal AC2, and between the second AC signal AC2 and the ground voltage GND. And a second current source IS2 formed between the second control transistor N1 and the second AC signal AC2 and the power supply voltage VDD.

제1 전류원(IS1)은 제1 제어 트랜지스터(P1)에 흐르는 전류량을 조절하여 제1 제어 트랜지스터(P1)와 함께 제1 노드(11a)의 직류 전압을 결정하고, 제2 전류원(IS2)은 제2 제어 트랜지스터(N1)에 흐르는 전류량을 조절하여 제2 제어 트랜지스터(N1)와 함께 제2 노드(11b)의 직류 전압을 결정한다. 제1 및 제2 노드(11a, 11b)의 직류전압은 버퍼 출력 신호(OUT)의 직류 전압을 결정하는데 중요한 역할을 한다.The first current source IS1 adjusts the amount of current flowing through the first control transistor P1 to determine the DC voltage of the first node 11a together with the first control transistor P1, and the second current source IS2 The amount of current flowing through the second control transistor N1 is adjusted to determine a DC voltage of the second node 11b together with the second control transistor N1. The DC voltages of the first and second nodes 11a and 11b play an important role in determining the DC voltage of the buffer output signal OUT.

따라서, 원하는 직류 전압 레벨을 가지는 버퍼 출력 신호(OUT)를 얻기 위해서는 제1 및 제2 직류 전압 제어부(110, 120)를 적절하게 설계하는 것이 중요하다. 그러나, 입력 버퍼 회로(100)를 적절하게 설계하더라도 공정상의 여러 변수들로 인하여, 제1 및 제2 전류원(IS1, IS2)에 흐르는 전류량은 설계시에 예상된 값에서 벗어날 수 있다. 이로 인하여 입력 버퍼 회로(100)의 버퍼 출력 신호(OUT)의 직류 전압의 레벨도 설계시 기대하던 전압 레벨과 달라질 수 있다.Therefore, it is important to properly design the first and second DC voltage controllers 110 and 120 to obtain the buffer output signal OUT having the desired DC voltage level. However, even if the input buffer circuit 100 is properly designed, due to various processes, the amount of current flowing through the first and second current sources IS1 and IS2 may deviate from the value expected at the time of design. As a result, the level of the DC voltage of the buffer output signal OUT of the input buffer circuit 100 may also be different from the voltage level expected in the design.

도 1에 도시된 종래의 입력 버퍼 회로(100)는 동작 속도와 증폭율이 뛰어난 장점이 있다. 그러나, 실제 제작 과정에서 발생하는 공정 변수로 인하여 버퍼 출력 신호(OUT)의 직류 전압 레벨이 설정된 직류 전압 레벨에서 벗어나는 단점이 있다.The conventional input buffer circuit 100 shown in FIG. 1 has an advantage of excellent operation speed and amplification rate. However, there is a disadvantage that the DC voltage level of the buffer output signal OUT deviates from the set DC voltage level due to a process variable occurring in the actual manufacturing process.

따라서, 본 발명이 이루고자 하는 기술적 과제는 공정 조건의 변화에 대해서도, 버퍼 출력 신호의 직류 전압 레벨이 설정된 전압 레벨로 될 수 있는 입력 버퍼회로를 제공하는 데 있다.Accordingly, an object of the present invention is to provide an input buffer circuit in which a DC voltage level of a buffer output signal can be set to a set voltage level even with changes in process conditions.

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.In order to more fully understand the drawings used in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 종래 기술에 의한 입력 버퍼 회로를 나타내는 도면이다.1 is a view showing an input buffer circuit according to the prior art.

도 2는 본 발명의 일 실시예에 따른 입력 버퍼 회로를 나타내는 도면이다.2 is a diagram illustrating an input buffer circuit according to an exemplary embodiment of the present invention.

도 3은 도 2에 도시된 제어 신호 발생부의 구성을 상세하게 나타내는 도면이다.3 is a view showing in detail the configuration of the control signal generator shown in FIG.

상기 기술적 과제를 이루기 위한 본 발명의 일면은 소정의 버퍼 입력 신호를 증폭하여, 버퍼 출력 신호를 발생하는 입력 버퍼 회로에 관한 것이다. 본 발명의 입력 버퍼 회로는 상기 버퍼 입력 신호의 교류 전압 성분을 반영하여 제1 교류 신호를 생성하는 제1 직류 전압 제어부로서, 상기 제1 교류 신호와 전원 전압 사이에 형성되는 제1 로드 및 상기 제1 교류 신호와 접지 전압 사이에 형성되어 상기 제1 로드의 전류량을 제어하는 제1 전류원을 포함하는 상기 제1 직류 전압 제어부; 상기 버퍼 입력 신호의 교류 전압 성분을 반영하여 제2 교류 신호를 생성하는 제2 직류 전압 제어부로서, 상기 제2 교류 신호와 상기 접지 전압 사이에 형성되는 제2 로드 및 상기 제2 교류 신호와 상기 전원 전압 사이에 형성되어 상기 제2 로드의 전류량을 제어하는 제2 전류원을 포함하는 상기 제2 직류 전압 제어부; 상기 제1 교류 신호에 응답하여, 전압 레벨이 제1 전압 레벨쪽으로 구동되는 상기 버퍼 출력 신호를 발생하는 제1 구동 회로; 및 상기 제2 교류 신호에 응답하여, 전압 레벨이 제2 전압 레벨쪽으로 구동되는 상기 버퍼 출력 신호를 발생하는 제2 구동 회로를 구비한다. 그리고, 상기 제1 전류원 및 상기 제2 전류원 중 적어도 어느 하나는 상기 버퍼 출력 신호를 소정의 설정 전압으로 제어하기 위하여 전류량이 가변되는 가변 전류원이다.One aspect of the present invention for achieving the above technical problem relates to an input buffer circuit for amplifying a predetermined buffer input signal, generating a buffer output signal. The input buffer circuit of the present invention is a first DC voltage controller for generating a first AC signal by reflecting an AC voltage component of the buffer input signal, the first load being formed between the first AC signal and the power supply voltage and the first voltage. A first DC voltage controller formed between a first AC signal and a ground voltage and including a first current source controlling a current amount of the first rod; A second DC voltage controller configured to generate an AC signal by reflecting an AC voltage component of the buffer input signal, the second load being formed between the second AC signal and the ground voltage, and the second AC signal and the power source; A second DC voltage controller formed between voltages and including a second current source controlling a current amount of the second rod; A first drive circuit for generating the buffer output signal in response to the first alternating signal, the voltage level being driven towards the first voltage level; And a second drive circuit for generating the buffer output signal in response to the second alternating signal, the voltage level being driven towards the second voltage level. At least one of the first current source and the second current source is a variable current source in which a current amount is varied to control the buffer output signal to a predetermined set voltage.

바람직하기로는, 상기 가변 전류원은 소정의 바이어스 신호에 의하여 게이팅되는 제1 모스 트랜지스터; 및 상기 제1 모스 트랜지스터에 병렬로 연결되는 제2 모스 트랜지스터로서, 소정의 제어 신호에 의하여 게이팅되어 상기 버퍼 출력 신호가 상기 설정 전압이 되도록 제어되는 상기 제2 모스 트랜지스터를 포함한다.Preferably, the variable current source includes a first MOS transistor gated by a predetermined bias signal; And a second MOS transistor connected in parallel to the first MOS transistor, wherein the second MOS transistor is gated by a predetermined control signal to control the buffer output signal to be the set voltage.

또한 바람직하기로는, 상기 입력 버퍼 회로는 상기 버퍼 출력 신호를 상기 설정 전압과 비교하여, 네거티브 피드백되는 상기 제어 신호를 출력하는 제어 신호 발생부를 더 구비한다.Also preferably, the input buffer circuit further includes a control signal generator for outputting the negative control feedback signal by comparing the buffer output signal with the set voltage.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 본 명세서에서는, 설명의 편의상, 각 도면을 통하여 동일한 역할을 수행하는 신호와 구성 요소는 동일한 참조 부호 및 참조 번호로 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the present specification, for convenience of description, signals and components that perform the same roles throughout the drawings are denoted by the same reference numerals and reference numerals.

도 2는 본 발명의 일 실시예에 따른 입력 버퍼 회로(200)를 나타내는 도면이다. 도 2를 참조하면, 본 발명의 일 실시예에 따른 입력 버퍼 회로(200)는 제1, 제2 직류 전압 제어부(210, 220) 및 제1, 제2 구동 회로(230, 240)를 구비한다.2 is a diagram illustrating an input buffer circuit 200 according to an embodiment of the present invention. Referring to FIG. 2, the input buffer circuit 200 according to an embodiment of the present invention includes first and second DC voltage controllers 210 and 220 and first and second driving circuits 230 and 240. .

바람직하기로는, 본 발명의 일 실시예에 따른 입력 버퍼 회로(200)는 제어 신호 발생부(300)를 더 구비한다.Preferably, the input buffer circuit 200 according to an embodiment of the present invention further includes a control signal generator 300.

제1 및 제2 직류 전압 제어부(210, 220)는 버퍼 입력 신호(IN)의 교류 전압 성분을 반영하여, 제1 및 제2 교류 신호(AC1, AC2)를 각각 생성한다. 제1 구동 회로(230)는 제1 교류 신호(AC1)에 응답하여, 버퍼 출력 신호(OUT)의 전압 레벨을 전원 전압(VDD)인 제1 전압 레벨쪽으로 구동한다. 제2 구동 회로(240)는 제2 교류 신호(AC2)에 응답하여, 버퍼 출력 신호(OUT)의 전압 레벨을 접지 전압(GND)인 제2 전압 레벨쪽으로 구동한다.The first and second DC voltage controllers 210 and 220 generate first and second AC signals AC1 and AC2 by reflecting an AC voltage component of the buffer input signal IN. In response to the first AC signal AC1, the first driving circuit 230 drives the voltage level of the buffer output signal OUT toward the first voltage level, which is the power supply voltage VDD. In response to the second AC signal AC2, the second driving circuit 240 drives the voltage level of the buffer output signal OUT to the second voltage level, which is the ground voltage GND.

바람직하기로는, 제1 직류 전압 제어부(210)는 버퍼 입력 신호(IN)와 제1 교류 신호(AC1) 사이에 형성되는 제1 캐패시터(CP1), 제1 교류 신호(AC1)와 전원 전압(VDD) 사이에 형성되는 제1 로드(PM1) 및 제1 교류 신호(AC1)와 접지 전압(GND) 사이에 형성되어 제1 로드(PM1)의 전류량을 제어하는 제1 전류원(NM1)을 구비한다.Preferably, the first DC voltage controller 210 may include a first capacitor CP1, a first AC signal AC1, and a power supply voltage VDD formed between the buffer input signal IN and the first AC signal AC1. And a first current source NM1 formed between the first load PM1 and the first AC signal AC1 and the ground voltage GND to control the amount of current of the first load PM1.

그리고, 제2 직류 전압 제어부(220)는 버퍼 입력 신호(IN)와 제2 교류 신호(AC2) 사이에 형성되는 제2 캐패시터(CP2), 제2 교류 신호(AC2)와 접지 전압(GND) 사이에 형성되는 제2 로드(NM3) 및 제2 교류 신호(AC2)와 전원 전압(VDD) 사이에 형성되어 제2 로드(NM3)의 전류량을 제어하는 제2 전류원(222)을 구비한다.In addition, the second DC voltage controller 220 may include the second capacitor CP2, the second AC signal AC2, and the ground voltage GND formed between the buffer input signal IN and the second AC signal AC2. And a second current source 222 formed between the second load NM3 and the second AC signal AC2 and the power supply voltage VDD to control the amount of current of the second load NM3.

그리고, 제1 전류원(NM1) 및 제2 전류원(222) 중 적어도 어느 하나는 버퍼 출력 신호(OUT)를 소정의 설정 전압(VHALF)으로 제어하기 위하여 전류량이 가변되는 가변 전류원이다. 여기서는, 제1 전류원(NM1)은 전류량이 가변되지 않는 전류원이고, 제2 전류원(222)이 가변 전류원이다.At least one of the first current source NM1 and the second current source 222 is a variable current source whose current amount is varied to control the buffer output signal OUT to a predetermined set voltage VHALF. Here, the first current source NM1 is a current source whose current amount is not variable, and the second current source 222 is a variable current source.

각 구성 요소들의 구성을 좀 더 상세히 살펴보면 다음과 같다.Looking at the configuration of each component in more detail as follows.

먼저, 제1 직류 전압 제어부(210)의 구성을 좀 더 구체적으로 살펴보면, 제1 로드(PM1)는 피모스(PMOS) 트랜지스터인 것이 바람직하다. 제1 로드(PM1)의 소스 단자는 전원 전압(VDD)에 접속되고, 게이트 단자와 드레인 단자는 제1 노드(21a)에 공통 접속된다.First, referring to the configuration of the first DC voltage controller 210 in more detail, it is preferable that the first load PM1 is a PMOS transistor. The source terminal of the first load PM1 is connected to the power supply voltage VDD, and the gate terminal and the drain terminal are commonly connected to the first node 21a.

제1 전류원(NM1)은 엔모스(NMOS) 트랜지스터인 것이 바람직하다. 제1전류원(NM1)의 드레인 단자와 제1 캐패시터(CP1)의 일측 단자는 제1 노드(21a)에 공통 접속된다. 제1 전류원(NM1)의 소오스 단자는 접지 전압(GND)에, 그리고, 그 게이트로는 제1 바이어스 신호(REFN)가 인가된다. 제1 바이어스 신호(REFN)는 일정한 전압 레벨을 가지는 신호로서, 다른 요소들과 함께 제1 전류원(PM1)에 흐르는 전류량을 결정하는 역할을 한다.Preferably, the first current source NM1 is an NMOS transistor. A drain terminal of the first current source NM1 and one terminal of the first capacitor CP1 are commonly connected to the first node 21a. The source terminal of the first current source NM1 is applied to the ground voltage GND, and the first bias signal REFN is applied to the gate thereof. The first bias signal REFN is a signal having a constant voltage level, and serves to determine the amount of current flowing through the first current source PM1 together with other elements.

제1 로드(PM1)와 제1 전류원(NM1)은 제1 노드(21a)의 직류 전압이 일정하게 유지되도록 제어한다.The first load PM1 and the first current source NM1 control the DC voltage of the first node 21a to be kept constant.

제2 직류 전압 제어부(220)의 구성은 제1 직류 전압 제어부(210)의 구성과 유사하다. 이를 구체적으로 살펴보면, 제2 로드(NM3)는 엔모스 트랜지스터인 것이 바람직하다. 제2 로드(NM3)의 소스 단자는 접지 전압(GND)에 접속되고, 게이트 단자와 드레인 단자는 제2 노드(21b)에 공통 접속된다.The configuration of the second DC voltage controller 220 is similar to that of the first DC voltage controller 210. Specifically, it is preferable that the second load NM3 is an NMOS transistor. The source terminal of the second load NM3 is connected to the ground voltage GND, and the gate terminal and the drain terminal are commonly connected to the second node 21b.

제2 전류원(222)은 가변 전류원으로서, 바람직하기로는, 제2 바이어스 신호(REFP)에 의하여 게이팅되는 피모스 트랜지스터(PM3)와 제어 신호(RB)에 의하여 게이팅되는 피모스 트랜지스터(PM4)가 병렬로 연결된다. 상기 피모스 트랜지스터(PM4)는 제어 신호(RB)에 의해 버퍼 출력 신호(OUT)가 설정 전압(VHALF)이 되도록 제어된다. 제2 바이어스 신호(REFP)는 일정한 전압 레벨을 가지는 신호로서, 다른 요소들과 함께 제2 전류원(222)에 흐르는 전류량을 결정하는 역할을 한다.The second current source 222 is a variable current source. Preferably, the PMOS transistor PM3 gated by the second bias signal REFP and the PMOS transistor PM4 gated by the control signal RB are parallel to each other. Leads to. The PMOS transistor PM4 is controlled such that the buffer output signal OUT becomes the set voltage VHALF by the control signal RB. The second bias signal REFP is a signal having a constant voltage level, and serves to determine the amount of current flowing through the second current source 222 along with other elements.

상기 피모스 트랜지스터들(PM3, PM4)의 소오스 단자들은 전원 전압(VDD)에 공통 접속되고, 드레인 단자들은 제2 캐패시터(CP2)의 일측 단자와 함께 제2 노드(21b)에 공통 접속된다.Source terminals of the PMOS transistors PM3 and PM4 are commonly connected to the power supply voltage VDD, and drain terminals are commonly connected to the second node 21b together with one terminal of the second capacitor CP2.

제2 로드(NM3)와 제2 전류원(222)은 제2 노드(21b)의 직류 전압을 결정한다.The second load NM3 and the second current source 222 determine the DC voltage of the second node 21b.

제1 구동 회로(230)는 피모스 트랜지스터인 제1 구동 트랜지스터(PM2)를 구비하고, 제2 구동 회로(240)는 엔모스 트랜지스터인 제2 구동 트랜지스터(NM2)를 구비하는 것이 바람직하다. 제1 구동 트랜지스터(PM2)의 게이트 단자는 제1 노드(21a)에 접속되고, 소스 단자는 전원 전압(VDD)에 접속되며, 드레인 단자는 버퍼 출력 신호(OUT) 단자에 접속된다. 제1 구동 트랜지스터(P2)의 게이트 단자로 제1 교류 신호(AC1)가 입력된다.The first driving circuit 230 may include a first driving transistor PM2 which is a PMOS transistor, and the second driving circuit 240 may include a second driving transistor NM2 which is an NMOS transistor. The gate terminal of the first driving transistor PM2 is connected to the first node 21a, the source terminal is connected to the power supply voltage VDD, and the drain terminal is connected to the buffer output signal OUT terminal. The first AC signal AC1 is input to the gate terminal of the first driving transistor P2.

제2 구동 트랜지스터(NM2)의 게이트 단자는 제2 노드(21b)에 접속되고, 소스 단자는 접지 전압(GND)에 접속되며, 드레인 단자는 버퍼 출력 신호(OUT) 단자에 접속된다. 제2 구동 회로(28)의 엔모스 트랜지스터(NM2)의 게이트 단자로 제2 교류 신호(AC2)가 입력된다.The gate terminal of the second driving transistor NM2 is connected to the second node 21b, the source terminal is connected to the ground voltage GND, and the drain terminal is connected to the buffer output signal OUT terminal. The second AC signal AC2 is input to the gate terminal of the NMOS transistor NM2 of the second driving circuit 28.

버퍼 입력 신호(IN)가 입력되는 경우에 버퍼 입력 신호(IN)의 변화량은 제1 캐패시터(C1)를 통하여 제1 교류 신호(AC1)에 반영된다. 그러므로, 제1 교류 신호(AC1)는 제1 로드(PM1) 및 제1 전류원(NM1)에 의해 결정되는 제1 노드(21a)의 직류 전압에 버퍼 입력 신호(IN)의 변화량이 더해진 신호이다. 마찬가지로, 제2 교류 신호(AC2)는 제2 로드(NM3) 및 제2 전류원(222)에 의해 결정되는 제2 노드(21b)의 직류 전압에 버퍼 입력 신호(IN)의 변화량이 더해진 신호이다.When the buffer input signal IN is input, the amount of change in the buffer input signal IN is reflected in the first AC signal AC1 through the first capacitor C1. Therefore, the first AC signal AC1 is a signal obtained by adding a change amount of the buffer input signal IN to the DC voltage of the first node 21a determined by the first load PM1 and the first current source NM1. Similarly, the second AC signal AC2 is a signal obtained by adding a change amount of the buffer input signal IN to the DC voltage of the second node 21b determined by the second load NM3 and the second current source 222.

제1 및 제2 교류 신호(AC1, AC2)가 각각 제1 및 제2 구동 트랜지스터(PM2, NM2)를 게이팅함으로써 버퍼 출력 신호(OUT)가 생성된다. 따라서, 버퍼 출력 신호(OUT)의 특성은 제1 및 제2 교류 신호(AC1, AC2)에 의해 결정되는데, 특히 버퍼 출력 신호(OUT)의 직류 전압 레벨 또는 스윙 중심값은 제1 및 제2 노드(21a, 21b)의 직류 전압에 의해 결정된다.The buffer output signal OUT is generated by first and second AC signals AC1 and AC2 gating the first and second driving transistors PM2 and NM2, respectively. Therefore, the characteristic of the buffer output signal OUT is determined by the first and second alternating current signals AC1 and AC2, in particular, the DC voltage level or the swing center value of the buffer output signal OUT is determined by the first and second nodes. It is determined by the DC voltage of (21a, 21b).

그러므로, 제1 및 제2 노드(21a, 21b)의 직류 전압이 적절한 전압 레벨이 되도록 제1 및 제2 직류 전압 제어부(110, 120)를 설계하는 것이 중요하다. 그러나, 공정상의 여러 변수들로 인하여, 제1 및 제2 노드(21a, 21b)의 직류 전압이 설계시의 전압 레벨과 달라질 수 있으므로, 이를 조정하기 위하여 본 발명의 일 실시예에 따른 입력 버퍼 회로(200)에서는 제어 신호 발생부(300)에서 발생되는 제어 신호(RB)를 이용하여 제2 전류원(222)을 제어한다.Therefore, it is important to design the first and second DC voltage controllers 110 and 120 such that the DC voltages of the first and second nodes 21a and 21b are at an appropriate voltage level. However, due to various variables in the process, since the DC voltages of the first and second nodes 21a and 21b may be different from the voltage levels at the time of design, an input buffer circuit according to an embodiment of the present invention to adjust this. In 200, the second current source 222 is controlled using the control signal RB generated by the control signal generator 300.

제어 신호 발생부(300)의 상세한 구성은 도 3에 도시된다. 이를 참조하면, 제어 신호 발생부(300)는 제1 및 제2 부하 버퍼링단(310, 340), 저역 통과 필터(320), 비교기(330) 및 설정 전압 생성기(350)를 구비한다.The detailed configuration of the control signal generator 300 is shown in FIG. 3. Referring to this, the control signal generator 300 includes first and second load buffering stages 310 and 340, a low pass filter 320, a comparator 330, and a set voltage generator 350.

제1 부하 버퍼링단(310)은 버퍼 출력 신호(OUT)에 걸리는 부하를 줄이기 위해 필요한 회로이다. 즉, 버퍼 출력 신호(OUT)가 직접 뒷단에 접속되면 두 신호 라인에 걸리는 부하가 커지므로, 동작 속도가 현저히 저하되는데, 상기 제1 부하 버퍼링단(310)은 이러한 동작 속도의 저하를 방지하는 역할을 수행한다. 그리고, 상기 제1 부하 버퍼링단(310)으로부터 출력되는 신호(FIN)는 상기 버퍼 출력 신호의 전압 변화에 연동된다. 한편, 제2 부하 버퍼링단(340)은 제1 부하 버퍼링단(310)을 반영하여, 설정 전압(VHALF)과 기준 전압(COM2) 사이에 배치된다.The first load buffering stage 310 is a circuit necessary to reduce the load on the buffer output signal OUT. That is, when the buffer output signal OUT is directly connected to the rear end, the load on the two signal lines increases, so that the operation speed is significantly reduced. The first load buffering stage 310 serves to prevent such an operation speed from dropping. Do this. The signal FIN output from the first load buffering terminal 310 is linked to a voltage change of the buffer output signal. Meanwhile, the second load buffering stage 340 is disposed between the set voltage VHALF and the reference voltage COM2 by reflecting the first load buffering stage 310.

제1 및 제2 부하 버퍼링단(310, 340)은 각각 두 개의 피모스 트랜지스터들(PM5,PM6 PM7,PM8)로 구성된다.The first and second load buffering stages 310 and 340 are composed of two PMOS transistors PM5 and PM6 PM7 and PM8, respectively.

버퍼 출력 신호(OUT)는 제1 부하 버퍼링단(310)을 거쳐, 저역 통과 필터(320)로 입력된다.The buffer output signal OUT is input to the low pass filter 320 via the first load buffering stage 310.

저역 통과 필터(320)는 입력되는 신호(FIN)의 고주파수 성분을 제거하여 직류의 비교 신호(COM1)를 출력한다. 저역 통과 필터(320)는 세 개의 피모스 트랜지스터들인 제1 내지 제3 필터 트랜지스터들(PM9, PM10, PM11)로 구성된다. 각 필터 트랜지스터(PM9, PM10, PM11)는 접지 전압(GND)에 의하여 게이팅되므로, 항상 턴온 상태이다. 제1 필터 트랜지스터 및 제2 필터 트랜지스터(PM9, PM10)의 출력 단자와 접지 전압(GND) 사이에 각각 제3 및 제4 커패시터(CP3, CP4)가 형성된다. 따라서, 제3 및 제4 커패시터(CP3, CP4)에 의하여 저역 통과 필터(320)로 입력되는 신호(FIN)의 고주파 성분은 제거되어 비교 신호(COM1)로 출력된다.The low pass filter 320 removes the high frequency component of the input signal FIN and outputs a direct current comparison signal COM1. The low pass filter 320 includes three PMOS transistors, that is, first to third filter transistors PM9, PM10, and PM11. Each filter transistor PM9, PM10, PM11 is always turned on because it is gated by the ground voltage GND. Third and fourth capacitors CP3 and CP4 are formed between the output terminals of the first filter transistor and the second filter transistors PM9 and PM10 and the ground voltage GND, respectively. Accordingly, the high frequency component of the signal FIN input to the low pass filter 320 by the third and fourth capacitors CP3 and CP4 is removed and output as the comparison signal COM1.

비교 신호(COM1)는 비교기(330)의 하나의 입력 단자로 입력된다.The comparison signal COM1 is input to one input terminal of the comparator 330.

한편, 설정 전압(VHALF)은 설정 전압 생성기(350)에서 생성된다. 설정 전압 생성기(350)는 제1 및 제2 저항(R1, R2)으로 구성된다. 제1 및 제2 저항(R1, R2)은 전원 전압(VDD)과 접지 전압(GND) 사이에 형성되어, 전원 전압(VDD)에서 분배된 설정 전압(VHALF)을 생성한다. 따라서, 제1 및 제2 저항(R1, R2)을 적절히 선택함으로써, 원하는 설정 전압(VHALF)을 얻을 수 있다.The set voltage VHALF is generated by the set voltage generator 350. The set voltage generator 350 is composed of first and second resistors R1 and R2. The first and second resistors R1 and R2 are formed between the power supply voltage VDD and the ground voltage GND to generate the set voltage VHALF divided by the power supply voltage VDD. Therefore, by appropriately selecting the first and second resistors R1 and R2, the desired set voltage VHALF can be obtained.

설정 전압(VHALF)은 제2 부하 버퍼링단(340)을 거쳐, 기준 전압(COM2)으로서 비교기(330)의 나머지 입력 단자로 입력된다.The set voltage VHALF is input to the remaining input terminals of the comparator 330 as the reference voltage COM2 via the second load buffering terminal 340.

비교기(330)는 차동 증폭기(differential amplifier) 형태로서, 제1 및 제2 입력 트랜지스터(NM4, NM5), 제1 및 제2 출력 트랜지스터(PM12, PM13), 전류원 트랜지스터(NM6) 및 전류 바이어스단(R3, NM7)을 포함한다.Comparator 330 is in the form of a differential amplifier, the first and second input transistors (NM4, NM5), the first and second output transistors (PM12, PM13), the current source transistor (NM6) and the current bias stage ( R3, NM7).

제1 및 제2 입력 트랜지스터(NM4, NM5)의 게이트로 각각 비교 신호(COM1) 및 기준 전압(COM2)이 입력된다. 그리고, 제1 출력 트랜지스터(PM12)의 드레인 단자로 제어 신호(RB)가 출력된다. 전류 바이어스단(R3, NM7)은 전류원 트랜지스터(NM6)를 제어하여 흐르는 전류를 조절한다.The comparison signal COM1 and the reference voltage COM2 are input to the gates of the first and second input transistors NM4 and NM5, respectively. The control signal RB is output to the drain terminal of the first output transistor PM12. The current bias stages R3 and NM7 control the current source transistor NM6 to adjust the flowing current.

비교기(330)로 입력되는 비교 신호(COM1)가 기준 전압(COM2)보다 높으면, 제2 입력 트랜지스터(NM5)에 비하여 제1 입력 트랜지스터(NM4)가 상대적으로 더 턴온되어, 제어 신호(RB)의 전압 레벨이 낮아진다. 반대로, 비교 신호(COM1)가 기준 전압(COM2)보다 낮으면, 제2 입력 트랜지스터(NM5)에 비하여 제1 입력 트랜지스터(NM4)가 상대적으로 덜 턴온되어 제어 신호(RB)의 전압 레벨이 높아진다.When the comparison signal COM1 input to the comparator 330 is higher than the reference voltage COM2, the first input transistor NM4 is turned on relatively more than the second input transistor NM5, so that the control signal RB The voltage level is lowered. On the contrary, when the comparison signal COM1 is lower than the reference voltage COM2, the first input transistor NM4 is turned on relatively less than the second input transistor NM5, thereby increasing the voltage level of the control signal RB.

이와 같은 비교기(330)의 동작과 연계하여, 본 발명의 일 실시예에 따른 입력 버퍼 회로(200)의 동작을 전체적으로 설명하면 다음과 같다.In connection with the operation of the comparator 330, the operation of the input buffer circuit 200 according to an embodiment of the present invention as a whole will be described as follows.

먼저, 버퍼 출력 신호(OUT)의 직류 전압 레벨이 원하는 전압 레벨인 설정 전압(VHALF) 보다 낮은 경우이다. 이 경우에, 버퍼 출력 신호(OUT)는 제1 부하 버퍼링단(310)을 거치고, 저역 통과 필터(320)에서 고주파수 성분이 제거되어 비교 신호(COM1)로서 비교기(330)의 일 단자로 입력된다.First, the DC voltage level of the buffer output signal OUT is lower than the set voltage VHALF which is a desired voltage level. In this case, the buffer output signal OUT passes through the first load buffering stage 310, and the high frequency component is removed from the low pass filter 320 and input to one terminal of the comparator 330 as the comparison signal COM1. .

이 때, 버퍼 출력 신호(OUT)를 반영하는 비교 신호(COM1)는 설정 전압(VHALF)을 반영하는 기준 전압(COM2)에 비하여 전압 레벨이 낮다. 따라서, 비교기(330)에서 출력되어 가변 전류원인 제2 전류원(222)으로 입력되는 제어신호(RB)의 전압 레벨이 높아진다. 그러면, 제어 신호(RB)에 의해 게이팅되는 제2 피모스 트랜지스터(PM4)가 덜 턴온되어 제2 전류원(222)이 공급하는 전류량이 감소한다. 이에 의해 제2 노드(21b)의 직류 전압 레벨이 낮아지므로, 버퍼 출력 신호(OUT)의 전압 레벨이 높아진다.At this time, the comparison signal COM1 reflecting the buffer output signal OUT has a lower voltage level than the reference voltage COM2 reflecting the set voltage VHALF. Therefore, the voltage level of the control signal RB output from the comparator 330 and input to the second current source 222 which is a variable current source is increased. As a result, the second PMOS transistor PM4 gated by the control signal RB is turned on less so that the amount of current supplied by the second current source 222 is reduced. Thereby, since the DC voltage level of the 2nd node 21b becomes low, the voltage level of the buffer output signal OUT becomes high.

버퍼 출력 신호(OUT)의 직류 전압 레벨이 원하는 전압 레벨인 설정 전압(VHALF) 보다 높은 경우를 살펴본다. 이 경우에도, 버퍼 출력 신호(OUT)는 제1 부하 버퍼링단(310)을 거치고, 저역 통과 필터(320)에서 고주파수 성분이 제거되어 비교 신호(COM1)로서 비교기(330)의 일 단자로 입력된다.The case where the DC voltage level of the buffer output signal OUT is higher than the set voltage VHALF which is a desired voltage level will be described. Even in this case, the buffer output signal OUT passes through the first load buffering stage 310, and the high frequency component is removed from the low pass filter 320 and is input to one terminal of the comparator 330 as the comparison signal COM1. .

이 때, 버퍼 출력 신호(OUT)를 반영하는 비교 신호(COM1)는 설정 전압(VHALF)을 반영하는 기준 전압(COM2)에 비하여 전압 레벨이 높다. 따라서, 출력되는 제어 신호(RB)의 전압 레벨이 낮아진다. 그러면, 제어 신호(RB)에 의해 게이팅되는 제2 피모스 트랜지스터(PM4)가 더 턴온되어 제2 전류원(222)이 공급하는 전류량이 증가한다. 이에 의해 제2 노드(21b)의 직류 전압 레벨이 높아지므로, 버퍼 출력 신호(OUT)의 전압 레벨이 낮아진다.At this time, the comparison signal COM1 reflecting the buffer output signal OUT has a higher voltage level than the reference voltage COM2 reflecting the set voltage VHALF. Therefore, the voltage level of the output control signal RB is lowered. Then, the second PMOS transistor PM4 gated by the control signal RB is further turned on to increase the amount of current supplied by the second current source 222. As a result, since the DC voltage level of the second node 21b is increased, the voltage level of the buffer output signal OUT is lowered.

상기와 같이 버퍼 출력 신호(OUT)의 전압 레벨이 설정 전압(VHALF)보다 높을 때는 낮아지고 버퍼 출력 신호(OUT)의 전압 레벨이 설정 전압(VHALF)보다 낮을 때는 높아지는 제어 신호(RB)가 가변 전류원으로 피드백된다. 이를 네거티브(negative) 피드백이라 한다.As described above, the control signal RB becomes lower when the voltage level of the buffer output signal OUT is higher than the set voltage VHALF and becomes higher when the voltage level of the buffer output signal OUT is lower than the set voltage VHALF. Is fed back. This is called negative feedback.

네거티브 피드백되는 제어 신호(RB)를 이용하여 제2 전류원(222)의 전류량을 가변시킴으로써, 버퍼 출력 신호(OUT)의 전압을 설정 전압(VHALF)이 되도록 조정할수 있으며, 이로 인하여 원하는 출력 특성을 가지는 버퍼 출력 신호(OUT)를 얻을 수 있다.By varying the amount of current of the second current source 222 using the negative feedback control signal RB, the voltage of the buffer output signal OUT can be adjusted to be the set voltage VHALF, thereby having a desired output characteristic. The buffer output signal OUT can be obtained.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible.

예를 들면, 본 명세서에서는 제2 전류원(222)이 가변 전류원이지만 제1 전류원 또는 양쪽 모두를 가변 전류원으로 할 수 있다. 또한 본 명세서 및 도면에 기술된 제어 신호 발생부(300)의 구성은 하나의 예로서, 저역 통과 필터(320), 비교기(330) 등의 구성이 본 명세서에서 제시된 형태와 다른 형태로 구현될 수 있음은 당업자에게는 자명하다.For example, in this specification, although the second current source 222 is a variable current source, the first current source or both may be variable current sources. In addition, the configuration of the control signal generator 300 described in this specification and drawings is an example, the configuration of the low pass filter 320, the comparator 330 and the like may be implemented in a form different from the form shown in this specification It is apparent to those skilled in the art.

따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

본 발명의 입력 버퍼 회로에 의하면, 공정 조건 등의 변화에 따른 버퍼 출력 신호의 직류 전압의 변화를 최소화할 수 있다.According to the input buffer circuit of the present invention, it is possible to minimize the change in the DC voltage of the buffer output signal according to the change in process conditions and the like.

Claims (8)

소정의 버퍼 입력 신호를 증폭하여, 버퍼 출력 신호를 발생하는 입력 버퍼 회로에 있어서,In an input buffer circuit for amplifying a predetermined buffer input signal and generating a buffer output signal, 상기 버퍼 입력 신호의 교류 전압 성분을 반영하여 제1 교류 신호를 생성하는 제1 직류 전압 제어부로서, 상기 제1 교류 신호와 전원 전압 사이에 형성되는 제1 로드 및 상기 제1 교류 신호와 접지 전압 사이에 형성되어 상기 제1 로드의 전류량을 제어하는 제1 전류원을 포함하는 상기 제1 직류 전압 제어부;A first DC voltage controller for generating a first AC signal by reflecting an AC voltage component of the buffer input signal, the first load being formed between the first AC signal and a power supply voltage and between the first AC signal and a ground voltage. A first DC voltage controller formed at the first DC voltage controller, the first DC voltage controller including a first current source controlling a current amount of the first rod; 상기 버퍼 입력 신호의 교류 전압 성분을 반영하여 제2 교류 신호를 생성하는 제2 직류 전압 제어부로서, 상기 제2 교류 신호와 상기 접지 전압 사이에 형성되는 제2 로드 및 상기 제2 교류 신호와 상기 전원 전압 사이에 형성되어 상기 제2 로드의 전류량을 제어하는 제2 전류원을 포함하는 상기 제2 직류 전압 제어부;A second DC voltage controller configured to generate an AC signal by reflecting an AC voltage component of the buffer input signal, the second load being formed between the second AC signal and the ground voltage, and the second AC signal and the power source; A second DC voltage controller formed between voltages and including a second current source controlling a current amount of the second rod; 상기 제1 교류 신호에 응답하여, 전압 레벨이 제1 전압 레벨쪽으로 구동되는 상기 버퍼 출력 신호를 발생하는 제1 구동 회로; 및A first drive circuit for generating the buffer output signal in response to the first alternating signal, the voltage level being driven towards the first voltage level; And 상기 제2 교류 신호에 응답하여, 전압 레벨이 제2 전압 레벨쪽으로 구동되는 상기 버퍼 출력 신호를 발생하는 제2 구동 회로를 구비하며,A second drive circuit for generating the buffer output signal in response to the second alternating signal, the voltage level being driven towards the second voltage level, 상기 제1 전류원 및 상기 제2 전류원 중 적어도 어느 하나는At least one of the first current source and the second current source 상기 버퍼 출력 신호를 소정의 설정 전압으로 제어하기 위하여 전류량이 가변되는 가변 전류원인 것을 특징으로 하는 입력 버퍼 회로.And a variable current source whose current amount is variable to control the buffer output signal to a predetermined set voltage. 제1 항에 있어서, 상기 가변 전류원은The method of claim 1, wherein the variable current source is 소정의 제어 신호에 의하여 게이팅되어 상기 버퍼 출력 신호가 상기 설정 전압이 되도록 제어되는 제1 피모스 트랜지스터를 포함하는 것을 특징으로 하는 입력 버퍼 회로.And a first PMOS transistor gated by a predetermined control signal and controlled so that the buffer output signal becomes the set voltage. 제2 항에 있어서, 상기 가변 전류원은The method of claim 2, wherein the variable current source is 상기 제1 모스 트랜지스터에 병렬로 연결되며, 소정의 바이어스 신호에 의하여 게이팅되는 제2 피모스 트랜지스터를 더 포함하는 것을 특징으로 하는 입력 버퍼 회로.And a second PMOS transistor connected in parallel to the first MOS transistor and gated by a predetermined bias signal. 제2 항 또는 제3 항에 있어서, 상기 입력 버퍼 회로는4. The circuit of claim 2 or 3, wherein the input buffer circuit is 상기 버퍼 출력 신호를 상기 설정 전압과 비교하여, 네거티브 피드백되는 상기 제어 신호를 출력하는 제어 신호 발생부를 더 구비하는 것을 특징으로 하는 입력 버퍼 회로.And a control signal generator for comparing the buffer output signal with the set voltage and outputting the negative feedback feedback control signal. 제4 항에 있어서, 상기 제어 신호 발생부는The method of claim 4, wherein the control signal generator 상기 버퍼 출력 신호를 반영하는 비교 신호를 상기 설정 전압을 반영하는 기준 전압과 비교하여 상기 제어 신호를 발생하는 비교기를 포함하는 것을 특징으로 하는 입력 버퍼 회로.And a comparator for generating the control signal by comparing a comparison signal reflecting the buffer output signal with a reference voltage reflecting the set voltage. 제5 항에 있어서, 상기 제어 신호 발생부는The method of claim 5, wherein the control signal generator 상기 버퍼 출력 신호를 저역 통과 필터링하여 상기 비교 신호를 출력하는 저역 통과 필터를 더 포함하는 것을 특징으로 하는 입력 버퍼 회로.And a low pass filter for low pass filtering the buffer output signal to output the comparison signal. 제6 항에 있어서, 상기 제어 신호 발생부는The method of claim 6, wherein the control signal generator 상기 버퍼 출력 신호에 부과되는 부하를 감소시키기 위한 부하 버퍼링단으로서, 상기 버퍼 출력 신호의 전압 변화에 연동되는 신호를 상기 저역 통과 필터에 제공하는 상기 부하 버퍼링단을 더 포함하는 것을 특징으로 하는 입력 버퍼 회로.A load buffering stage for reducing the load imposed on the buffer output signal, the input buffer further comprising a load buffering stage for providing a signal interlocked with the voltage change of the buffer output signal to the low pass filter Circuit. 제5 항에 있어서, 상기 제어 신호 발생부는The method of claim 5, wherein the control signal generator 상기 버퍼 출력 신호에 부과되는 부하를 감소시키기 위한 부하 버퍼링단으로서, 상기 버퍼 출력 신호의 전압 변화에 연동되는 신호를 상기 비교 신호로 제공하는 상기 부하 버퍼링단을 더 포함하는 것을 특징으로 하는 입력 버퍼 회로.An input buffer circuit for reducing a load imposed on the buffer output signal, the load buffering stage providing a signal interlocked with a voltage change of the buffer output signal as the comparison signal; .
KR10-2001-0074333A 2001-11-27 2001-11-27 Input buffer capable of controlling the out voltage as a predetermined voltage KR100427493B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0074333A KR100427493B1 (en) 2001-11-27 2001-11-27 Input buffer capable of controlling the out voltage as a predetermined voltage

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0074333A KR100427493B1 (en) 2001-11-27 2001-11-27 Input buffer capable of controlling the out voltage as a predetermined voltage

Publications (2)

Publication Number Publication Date
KR20030043255A KR20030043255A (en) 2003-06-02
KR100427493B1 true KR100427493B1 (en) 2004-04-28

Family

ID=29571658

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0074333A KR100427493B1 (en) 2001-11-27 2001-11-27 Input buffer capable of controlling the out voltage as a predetermined voltage

Country Status (1)

Country Link
KR (1) KR100427493B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100422011B1 (en) * 2001-11-05 2004-03-11 주식회사 티엘아이 Input buffer for generating output signal having DC voltage component to be controlled as a predetermined voltage and AC voltage component to be quickly responded to that of input signal
KR100715483B1 (en) * 2006-01-06 2007-05-07 (주)에이디테크놀로지 Voltage controlled oscillator

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174777A (en) * 1997-06-16 1999-03-16 Mitsubishi Electric Corp Input buffer for semiconductor device
KR19990031575A (en) * 1997-10-13 1999-05-06 윤종용 Input buffer of semiconductor memory device
KR19990076162A (en) * 1998-03-28 1999-10-15 김영환 Input buffer circuit
US5990709A (en) * 1995-06-09 1999-11-23 Siemens Aktiengesellschaft Circuit for comparing two electrical quantities provided by a first neuron MOS field effect transistor and a reference source
JP2002033653A (en) * 2000-07-17 2002-01-31 Mitsubishi Electric Corp Signal level conversion circuit and semiconductor device provided with the same
KR20030037456A (en) * 2001-11-05 2003-05-14 주식회사 티엘아이 Input buffer for generating output signal having DC voltage component to be controlled as a predetermined voltage and AC voltage component to be quickly responded to that of input signal

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5990709A (en) * 1995-06-09 1999-11-23 Siemens Aktiengesellschaft Circuit for comparing two electrical quantities provided by a first neuron MOS field effect transistor and a reference source
JPH1174777A (en) * 1997-06-16 1999-03-16 Mitsubishi Electric Corp Input buffer for semiconductor device
KR19990031575A (en) * 1997-10-13 1999-05-06 윤종용 Input buffer of semiconductor memory device
KR19990076162A (en) * 1998-03-28 1999-10-15 김영환 Input buffer circuit
JP2002033653A (en) * 2000-07-17 2002-01-31 Mitsubishi Electric Corp Signal level conversion circuit and semiconductor device provided with the same
KR20030037456A (en) * 2001-11-05 2003-05-14 주식회사 티엘아이 Input buffer for generating output signal having DC voltage component to be controlled as a predetermined voltage and AC voltage component to be quickly responded to that of input signal

Also Published As

Publication number Publication date
KR20030043255A (en) 2003-06-02

Similar Documents

Publication Publication Date Title
US7570091B2 (en) Power-on reset circuit
EP1417752A2 (en) High-bandwidth low-voltage gain cell and voltage follower having an enhanced transconductance
JP2007281876A (en) Comparison circuit and its amplifying circuit
USRE40053E1 (en) Delay circuit having delay time adjustable by current
KR20050050566A (en) Oscillation circuit
KR20050041660A (en) Power-up signal generation device
US20180069537A1 (en) Level shift circuit and semiconductor device
US9634608B2 (en) Crystal oscillation circuit and electronic timepiece
KR100400317B1 (en) Delay circuit for clock synchronization device
KR100427493B1 (en) Input buffer capable of controlling the out voltage as a predetermined voltage
KR102572587B1 (en) Comparator and oscillation circuit
US6373297B1 (en) Input buffer capable of achieving quick response
TW202238305A (en) Shunt regulator
KR100695510B1 (en) Differential amplifier
KR100422011B1 (en) Input buffer for generating output signal having DC voltage component to be controlled as a predetermined voltage and AC voltage component to be quickly responded to that of input signal
US7285998B2 (en) Duty ratio adjusting circuit
KR100332209B1 (en) Input buffer capable of quick response
KR20050077992A (en) Internal voltage generating circuit
US20030169791A1 (en) High-speed laser driver including wave-shaping circuits
KR100645926B1 (en) Fully differential amplifier circuit using common mode feedback
US7622964B2 (en) Analog buffer circuit
KR100280408B1 (en) Full-scale input buffer
JP4031373B2 (en) Small amplitude output buffer
JP2005184793A (en) Oscillation circuit
KR100609485B1 (en) Comparator circuit with hysteresis characteristic

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090403

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee