KR20050077992A - Internal voltage generating circuit - Google Patents
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Abstract
본 발명은 내부전압 발생회로에 관한 것으로서, 보다 상세하게는 딥파워다운 모드(Deep power down mode)시에 기준전압발생부를 오프시켜 전력소모를 줄이고, 딥파워다운 모드를 빠져나올 때 저장되어 있던 기준전압을 이용하여 내부전압 레벨을 타겟레벨에 빨리 도달하도록 함으로써 내부전압을 안정화시키는 기술이다.The present invention relates to an internal voltage generation circuit, and more particularly, to reduce power consumption by turning off the reference voltage generation unit in a deep power down mode, and to store the reference stored when exiting the deep power down mode. This technology stabilizes the internal voltage by allowing the internal voltage level to reach the target level quickly using the voltage.
이를 위해 본 발명은 전원전압을 이용하여 기준전압을 발생하고, 딥파워다운 모드신호에 따라 온오프되는 기준전압 발생부와, 상기 딥파워다운 모드신호에 의해 상기 기준전압 발생부의 온오프를 제어하고, 상기 딥파워다운 모드신호에 따라 상기 기준전압을 충방전하는 기준전압 제어부와, 상기 딥파워다운 모드신호에 따라 상기 기준전압을 이용하여 내부전압을 출력하는 내부전압 발생부를 포함하고, 상기 기준전압 제어부는 상기 딥파워다운 모드시에 상기 기준전압을 충전하다가 상기 딥파워다운 모드를 빠져나올 때 충전했던 상기 기준전압을 이용하여 상기 내부전압을 발생시키는 것을 특징으로 한다.To this end, the present invention generates a reference voltage using a power supply voltage, and controls the on and off of the reference voltage generator by a reference voltage generator that is turned on and off according to a deep power down mode signal, and the deep power down mode signal. And a reference voltage controller configured to charge and discharge the reference voltage according to the deep power down mode signal, and an internal voltage generator configured to output an internal voltage using the reference voltage according to the deep power down mode signal. The controller may be configured to generate the internal voltage by using the reference voltage charged when the reference voltage is charged while exiting the deep power down mode while charging the reference voltage in the deep power down mode.
Description
본 발명은 내부전압 발생회로에 관한 것으로서, 보다 상세하게는 딥파워다운 모드(Deep power down mode)시에 기준전압발생부를 오프시켜 전력소모를 줄이고, 딥파워다운 모드를 빠져나올 때 저장되어 있던 기준전압을 이용하여 내부전압 레벨을 타겟레벨에 빨리 도달하도록 함으로써 내부전압을 안정화시키는 기술이다.The present invention relates to an internal voltage generation circuit, and more particularly, to reduce power consumption by turning off the reference voltage generation unit in a deep power down mode, and to store the reference stored when exiting the deep power down mode. This technology stabilizes the internal voltage by allowing the internal voltage level to reach the target level quickly using the voltage.
내부전압 발생회로는 반도체 메모리 장치의 내부회로에 사용할 내부전압을 발생하는 회로로서, 기준전압 발생부를 통해 발생된 기준전압을 이용하여 내부전압을 발생시킨다. 그리고, 반도체 메모리 장치는 전류소모를 줄이기 위한 저전류만으로 구동하는 딥파워다운 모드로 진입시키는 경우가 있다.The internal voltage generating circuit generates an internal voltage for use in the internal circuit of the semiconductor memory device and generates an internal voltage using the reference voltage generated through the reference voltage generating unit. In some cases, the semiconductor memory device may enter a deep power down mode driven by only a low current to reduce current consumption.
도 1은 종래의 내부전압 발생회로의 회로도이다.1 is a circuit diagram of a conventional internal voltage generation circuit.
내부전압 발생회로는 기준전압 발생부(1), 캐패시터 C1, 및 내부전압 발생부(3)로 구성된다.The internal voltage generation circuit is composed of a reference voltage generation section 1, a capacitor C1, and an internal voltage generation section 3.
기준전압 발생부(1)는 전원전압 VDD을 이용하여 기준전압 VREF을 발생시킨다. 캐패시터 C1는 기준전압 발생부(1)로부터 출력되는 기준전압 VREF에 발생하는 노이즈를 방지한다. 내부전압 발생부(3)는 기준전압 VREF, 입력전압 VINT, 및 딥파워다운 모드신호 DPD를 이용하여 내부전압 VINT을 출력한다.The reference voltage generator 1 generates the reference voltage VREF using the power supply voltage VDD. The capacitor C1 prevents noise generated in the reference voltage VREF output from the reference voltage generator 1. The internal voltage generator 3 outputs the internal voltage VINT using the reference voltage VREF, the input voltage VINT, and the deep power down mode signal DPD.
내부전압 발생부(3)는 차동증폭부(11), 전압분배부(12), 및 접지전압 인가부(13)로 구성된다.The internal voltage generator 3 includes a differential amplifier 11, a voltage divider 12, and a ground voltage applying unit 13.
차동증폭부(11)는 인버터 INV1, 인버터 INV1의 출력에 의해 제어되는 피모스 트랜지스터 PM1 내지 PM4, 엔모스 트랜지스터 NM1 내지 NM4로 구성되어 기준전압 VREF과 입력전압 VIN을 비교 증폭하여 출력한다.The differential amplifier 11 is composed of the PMOS transistors PM1 to PM4 and the NMOS transistors NM1 to NM4 controlled by the outputs of the inverter INV1 and the inverter INV1, and amplifies and outputs the reference voltage VREF and the input voltage VIN.
전압분배부(12)는 전원전압 VDD과 접지전압 VSS 사이에 피모스 트랜지스터 PM5 내지 PM7를 직렬연결하여 전원전압 VDD을 분배하여 출력한다. 피모스 트랜지스터 PM6, PM7은 각 드레인단의 전위에 의해 제어되고 피모스 트랜지스터 PM5는 차동증폭부(11)의 출력에 의해 제어된다.The voltage divider 12 divides and outputs the power supply voltage VDD by connecting PMOS transistors PM5 to PM7 in series between the power supply voltage VDD and the ground voltage VSS. The PMOS transistors PM6 and PM7 are controlled by the potential of each drain stage, and the PMOS transistor PM5 is controlled by the output of the differential amplifier 11.
접지전압 인가부(13)는 전압분배부(12)의 출력단에 드레인이 연결되고 소스에 접지전압 VSS이 인가되고 딥파워다운 모드신호 DPD에 의해 제어되는 엔모스 트랜지스터 NM5를 구비한다.The ground voltage applying unit 13 includes an NMOS transistor NM5 having a drain connected to the output terminal of the voltage divider 12, a ground voltage VSS applied to the source, and controlled by the deep power down mode signal DPD.
이러한 종래의 내부전압 발생회로는 엔모스 트랜지스터 NM5에 의해 정상모드와 딥다운파워모드를 감지하여, 딥다운파워모드에서는 기준전압 발생부(1)를 오프시키고 내부전압 VINT을 접지전압 레벨로 출력하여 전류를 소모를 줄인다.The conventional internal voltage generation circuit detects the normal mode and the deep down power mode by the NMOS transistor NM5. In the deep down power mode, the reference voltage generator 1 is turned off and the internal voltage VINT is output to the ground voltage level. Reduce current consumption
그러나, 딥파워다운 모드를 빠져 나올때 오프되어 있던 기준전압 발생부(1)를 다시 구동하여 기준전압을 발생시키기까지의 지연이 발생되어 결국 내부전압도 지연되어 발생되어 내부전압 공급이 불안정해지는 문제점이 있다.However, the delay of driving the reference voltage generator 1, which was turned off when exiting the deep power-down mode, to generate a reference voltage is generated, resulting in a delay of the internal voltage, which causes the internal voltage supply to become unstable. have.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 기준전압 발생부를 오프시켜 전류소모를 줄이는 동시에 딥파워다운 모드를 빠져나올 시에 충전되어 있던 기준전압을 사용함으로써 내부전압 발생 지연을 해결할 수 있도록 하는데 있다. An object of the present invention for solving the above problems is to reduce the current consumption by turning off the reference voltage generating unit to solve the internal voltage generation delay by using the reference voltage that was charged when exiting the deep power down mode. It is.
상기 과제를 달성하기 위한 본 발명은 전원전압을 이용하여 기준전압을 발생하고, 딥파워다운 모드신호에 따라 온오프되는 기준전압 발생부와, 상기 딥파워다운 모드신호에 의해 상기 기준전압 발생부의 온오프를 제어하고, 상기 딥파워다운 모드신호에 따라 상기 기준전압을 충방전하는 기준전압 제어부와, 상기 딥파워다운 모드신호에 따라 상기 기준전압을 이용하여 내부전압을 출력하는 내부전압 발생부를 포함하고, 상기 기준전압 제어부는 상기 딥파워다운 모드시에 상기 기준전압을 충전하다가 상기 딥파워다운 모드를 빠져나올 때 충전했던 상기 기준전압을 이용하여 상기 내부전압을 발생시키는 것을 특징으로 한다.According to an aspect of the present invention, a reference voltage generator generates a reference voltage using a power supply voltage, and is turned on and off according to a deep power down mode signal, and the reference voltage generator is turned on by the deep power down mode signal. A reference voltage controller configured to control the off and charge and discharge the reference voltage according to the deep power down mode signal, and an internal voltage generator to output an internal voltage using the reference voltage according to the deep power down mode signal; The reference voltage controller may be configured to generate the internal voltage by using the reference voltage charged when the reference voltage is charged while exiting the deep power down mode while charging the reference voltage in the deep power down mode.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 실시예에 따른 내부전압 발생회로의 회로도이다.2 is a circuit diagram of an internal voltage generation circuit according to an embodiment of the present invention.
내부전압 발생회로는 기준전압 발생부(10), 기준전압 제어부(20), 및 내부전압 발생부(30)로 구성된다.The internal voltage generator circuit includes a reference voltage generator 10, a reference voltage controller 20, and an internal voltage generator 30.
기준전압 발생부(10)는 전원전압 VDD을 이용하여 기준전압 VREF을 발생시킨다. The reference voltage generator 10 generates the reference voltage VREF using the power supply voltage VDD.
기준전압 제어부(20)는 엔모스 트랜지스터 NM6, 캐패시터 C2, 피모스 트랜지스터 PM8, PM9, 및 지연부(21)로 구성된다. 지연부(21)는 딥파워모드신호 DPD를 지연시켜 지연딥파워모드신호 DPDD를 출력한다.The reference voltage control unit 20 is composed of an NMOS transistor NM6, a capacitor C2, a PMOS transistor PM8, PM9, and a delay unit 21. The delay unit 21 delays the deep power mode signal DPD and outputs the delayed deep power mode signal DPDD.
피모스 트랜지스터 PM8는 소스에 전원전압 VDD이 인가되고 드레인에는 기준전압 발생부(10)가 연결되며, 지연딥파워다운 모드신호 DPDD에 의해 제어되어 전원전압 VDD을 전압강하시켜 기준전압 발생부(10)에 제공한다. 딥파워다운신호 DPD가 하이레벨인 딥파워모드시에는 피모스 트랜지스터 PM8가 턴오프되어 기준전압 발생부(10)가 오프(off)되고, 딥파워다운신호 DPD가 로우레벨인 정상모드시에는 피모스 트랜지스터 PM8가 턴온되어 기준전압 발생부(10)가 온(on)된다.The PMOS transistor PM8 has a power supply voltage VDD applied to a source and a reference voltage generator 10 connected to a drain. The PMOS transistor PM8 is controlled by a delayed deep power-down mode signal DPDD to drop the power supply voltage VDD to a reference voltage generator 10. To provide. In the deep power mode in which the deep power down signal DPD is high level, the PMOS transistor PM8 is turned off to turn off the reference voltage generator 10, and in the normal mode in which the deep power down signal DPD is low level, the PMOS transistor PM8 is turned off. The MOS transistor PM8 is turned on so that the reference voltage generator 10 is turned on.
엔모스 트랜지스터 NM6는 드레인이 기준전압 발생부(10)의 출력단에 연결되고 소스에 접지전압 VSS이 인가되며, 지연딥파워다운 모드신호 DPDD에 의해 제어된다.In the NMOS transistor NM6, a drain is connected to an output terminal of the reference voltage generator 10, a ground voltage VSS is applied to a source, and is controlled by the delay deep power down mode signal DPDD.
피모스 트랜지스터 PM9는 소스가 기준전압 발생부(10)의 출력단에 연결되고 딥파워다운 모드신호 DPD에 의해 제어되어 캐패시터 C2의 충방전을 제어한다.The PMOS transistor PM9 has a source connected to the output terminal of the reference voltage generator 10 and controlled by the deep power down mode signal DPD to control charge and discharge of the capacitor C2.
캐패시터 C2는 피모스 트랜지스터 PM9의 드레인과 접지전압 VSS에 각각 연결되어 기준전압 VREF을 충방전한다. 즉, 딥파워다운 모드신호 DPD가 하이레벨인 딥파워다운 모드시에는 피모스 트랜지스터 PM9가 턴오프되어 캐패시터 C2는 기준전압 VREF을 충전하고 딥파워다운 모드신호 DPD가 로우레벨인 정상모드시에는 피모스 트랜지스터 PM9가 턴온되어 캐패시터 C2는 충전기준전압 VREF_C을 출력한다.Capacitor C2 is connected to the drain and ground voltage VSS of PMOS transistor PM9, respectively, to charge and discharge the reference voltage VREF. That is, in the deep power down mode in which the deep power down mode signal DPD is high level, the PMOS transistor PM9 is turned off, and the capacitor C2 charges the reference voltage VREF, and in the normal mode in which the deep power down mode signal DPD is in the low level, the PMOS transistor PM9 is turned off. The MOS transistor PM9 is turned on so that the capacitor C2 outputs the charging reference voltage VREF_C.
내부전압 발생부(30)는 차동증폭부(31), 전압분배부(32), 및 접지전압 인가부(33)로 구성된다.The internal voltage generator 30 includes a differential amplifier 31, a voltage divider 32, and a ground voltage applying unit 33.
차동증폭부(31)는 지연딥파워모드신호 DPDD를 반전시키는 인버터 INV2, 인버터 INV2의 출력에 의해 제어되는 피모스 트랜지스터 PM10 내지 PM13 및 엔모스 트랜지스터 NM7 내지 NM10로 구성된다.The differential amplifier 31 is composed of inverter INV2 for inverting the delay deep power mode signal DPDD, PMOS transistors PM10 to PM13 controlled by the output of the inverter INV2, and NMOS transistors NM7 to NM10.
피모스 트랜지스터 PM11, PM12는 전류미러 구조를 이루고, 피모스 트랜지스터 PM10, PM13는 피모스 트랜지스터 PM11, PM12의 드레인과 소스에 각각 그 드레인과 소스가 연결되고 인버터 INV2의 출력에 의해 각각 제어된다.The PMOS transistors PM11 and PM12 form a current mirror structure, and the PMOS transistors PM10 and PM13 are connected to the drains and the sources of the PMOS transistors PM11 and PM12, respectively, and are controlled by the output of the inverter INV2.
엔모스 트랜지스터 NM8, NM9의 드레인은 피모스 트랜지스터 PM11, PM12의 드레인에 각각 연결되고 기준전압 VREF과 입력전압 VIN에 의해 각각 제어된다. The drains of the NMOS transistors NM8 and NM9 are connected to the drains of the PMOS transistors PM11 and PM12, respectively, and are controlled by the reference voltage VREF and the input voltage VIN, respectively.
엔모스 트랜지스터 NM9는 인버터 INV2의 출력에 의해 제어되고 그 드레인이 엔모스 트랜지스터 NM7, NM8의 공통소스에 연결되고, 엔모스 트랜지스터 NM10는 제어신호 VLNG에 의해 제어되고 그 드레인이 엔모스 트랜지스터 NM9의 소스에 연결되고 그 소스에는 접지전압 VSS이 인가된다.The NMOS transistor NM9 is controlled by the output of the inverter INV2 and its drain is connected to the common source of the NMOS transistors NM7 and NM8, the NMOS transistor NM10 is controlled by the control signal VLNG and the drain thereof is the source of the NMOS transistor NM9 The ground voltage VSS is applied to its source.
전압분배부(32)는 전원전압 VDD과 접지전압 VSS 사이에 피모스 트랜지스터 PM14 내지 PM16가 직렬연결되고, 피모스 트랜지스터 PM14는 차동증폭부(31)의 출력에 의해 제어되고 피모스 트랜지스터 PM15는 입력전압 VIN에 의해 제어되고, 그 드레인과 게이트가 연결된 구조를 가지며, 피모스 트랜지스터 PM16는 피모스 트랜지스터 PM5의 드레인에 그 소스가 연결되고 드레인과 게이트가 연결된 구조를 갖는다.In the voltage divider 32, the PMOS transistors PM14 to PM16 are connected in series between the power supply voltage VDD and the ground voltage VSS, the PMOS transistor PM14 is controlled by the output of the differential amplifier 31, and the PMOS transistor PM15 is input. Controlled by the voltage VIN, the drain and the gate are connected to each other, and the PMOS transistor PM16 has a structure in which the source is connected to the drain of the PMOS transistor PM5 and the drain and the gate are connected to each other.
접지전압 인가부(33)는 전압분배부(32)의 출력단에 그 드레인이 연결되고 소스에는 접지전압 VSS이 인가되고 딥파워다운 모드신호 DPD에 의해 제어되는 엔모스 트랜지스터 NM11를 구비하여 딥파워다운 모드시에 접지전압 레벨의 내부전압 VINT을 출력한다.The ground voltage applying unit 33 has an NMOS transistor NM11 connected to the output terminal of the voltage divider 32 at its drain and a ground voltage VSS is applied to the source and controlled by the deep power down mode signal DPD. Outputs the internal voltage VINT at ground voltage level in mode.
이하, 본 발명의 실시예에 따른 내부전압 발생회로의 동작을 설명하기로 한다.Hereinafter, the operation of the internal voltage generation circuit according to the embodiment of the present invention will be described.
내부전압 발생회로가 저전류를 위한 딥파워다운 모드로 진입하면, 하이레벨의 지연딥파워다운 모드신호 DPDD에 의해 피모스 트랜지스터 PM8가 턴오프되어 기준전압 발생부(10)의 구동이 정지되는 한편, 하이레벨의 딥파워다운 모드신호 DPD에 의해 엔모스 트랜지스터 NM6가 턴온되고, 피모스 트랜지스터 PM9가 턴오프되어 캐패시터 C9는 기준전압 VREF을 충전시킨다.When the internal voltage generator enters the deep power down mode for low current, the PMOS transistor PM8 is turned off by the high level delay deep power down mode signal DPDD, and the driving of the reference voltage generator 10 is stopped. The NMOS transistor NM6 is turned on by the high level deep power down mode signal DPD, the PMOS transistor PM9 is turned off, and the capacitor C9 charges the reference voltage VREF.
그에 따라, 차동증폭부(31)는 기준전압 VREF이 입력전압 VIN보다 낮으므로 엔모스 트랜지스터 NM8가 엔모스 트랜지스터 NM7보다 강하게 턴온되어 노드 N1의 전위는 하이레벨이 되어 피모스 트랜지스터 PM14가 턴오프된다. Accordingly, in the differential amplifier 31, since the reference voltage VREF is lower than the input voltage VIN, the NMOS transistor NM8 is turned on more strongly than the NMOS transistor NM7, so that the potential of the node N1 becomes high level, and the PMOS transistor PM14 is turned off. .
그 후, 전압분배부(32)의 피모스 트랜지스터 PM15, PM16에 의해 노드 N2의 전위는 로우레벨이 된다. 엔모스 트랜지스터 NM11는 하이레벨의 딥파워다운 모드신호 DPD에 의해 턴온되어 접지전압 레벨의 내부전압 VINT을 출력한다.After that, the potential of the node N2 is set low by the PMOS transistors PM15 and PM16 of the voltage divider 32. The NMOS transistor NM11 is turned on by the high level deep power down mode signal DPD to output the internal voltage VINT of the ground voltage level.
한편, 내부전압 발생회로가 딥파워다운 모드를 빠져나오면, 로우레벨의 지연딥파워다운 모드신호 DPDD에 의해 피모스 트랜지스터 PM8가 턴온되어 기준전압 발생부(10)가 구동되기 시작하고, 로우레벨의 딥파워다운 모드신호 DPD에 의해 피모스 트랜지스터 PM9가 턴온되어 캐패시터 C2에 저장되어 있던 기준전압 VREF_C을 차동증폭부(31)로 출력된다.On the other hand, when the internal voltage generation circuit exits the deep power down mode, the PMOS transistor PM8 is turned on by the low level delay deep power down mode signal DPDD, and the reference voltage generator 10 starts to be driven. The PMOS transistor PM9 is turned on by the deep power down mode signal DPD to output the reference voltage VREF_C stored in the capacitor C2 to the differential amplifier 31.
차동증폭부(31)는 기준전압 VREF이 입력전압 VIN보다 높으므로, 엔모스 트랜지스터 NM7가 엔모스 트랜지스터 NM8보다 더 강하게 턴온되어 노드 N1의 전위는 로우레벨이 되어 피모스 트랜지스터 PM14가 턴온된다. 그에 따라 노드 N2의 전위가 하이레벨이 되어 기준전압 발생부(30)는 하이레벨의 내부전압 VINT을 출력한다. 이때, 엔모스 트랜지스터 NM11는 로우레벨의 딥파워다운 모드신호 DPD에 의해 턴오프된다.In the differential amplifier 31, since the reference voltage VREF is higher than the input voltage VIN, the NMOS transistor NM7 is turned on more strongly than the NMOS transistor NM8, so that the potential of the node N1 becomes low level, and the PMOS transistor PM14 is turned on. As a result, the potential of the node N2 becomes high level, and the reference voltage generator 30 outputs the high level internal voltage VINT. At this time, the NMOS transistor NM11 is turned off by the low level deep power down mode signal DPD.
이와같이, 딥파워다운 모드시에는 기준전압 발생부(10)를 오프시켜 전력소모를 줄이고 딥파워다운 모드를 빠져나올 때 기준전압 발생부(10)를 구동하여 기준전압을 발생시키기까지의 초기시간동안 캐패시터 C2에 저장되어 있는 충전기준전압 VREF_C를 이용하여 내부전압 VINT을 발생시킴으로써 내부전압 VINT 출력시간이 빨라질 수 있다.As described above, in the deep power down mode, the reference voltage generator 10 is turned off to reduce power consumption, and when the power supply exits the deep power down mode, the reference voltage generator 10 is driven to generate a reference voltage. The internal voltage VINT output time can be increased by generating the internal voltage VINT using the charging reference voltage VREF_C stored in the capacitor C2.
이상에서 살펴본 바와 같이, 본 발명은 딥파워다운 모드에서 기준전압 발생부를 오프시켜 전력소모를 줄이는 동시에 딥파워다운 모드에서 빠져나올때 내부전압레벨을 지연없이 타겟레벨에 빨리 도달하게 함으로써, 전원레벨의 안정성을 확보할 수 있는 효과가 있다.As described above, the present invention reduces the power consumption by turning off the reference voltage generator in the deep power down mode and at the same time quickly reaches the target level without delay, the internal voltage level when exiting the deep power down mode, the stability of the power supply level There is an effect that can be secured.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, replacements and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.
도 1은 종래의 내부전압 발생회로의 회로도.1 is a circuit diagram of a conventional internal voltage generation circuit.
도 2는 본 발명의 실시예에 따른 내부전압 발생회로의 회로도.2 is a circuit diagram of an internal voltage generation circuit according to an embodiment of the present invention.
Claims (4)
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2004
- 2004-01-30 KR KR1020040006028A patent/KR100576449B1/en not_active IP Right Cessation
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