KR100826642B1 - Power-up Initialization Signal Generating Circuit - Google Patents

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Abstract

본 발명은 기준전압과 분압전압을 비교하여 그 비교결과에 따라 출력신호를 발생하는 비교부와; 상기 비교부로 흐르는 전류를 제어하는 전류미러부와; 외부전압을 분압하여 상기 분압전압을 상기 비교부로 제공하는 분압 전압부와; 상기 비교부의 출력신호를 입력받아 파워업 초기화신호를 발생하는 신호발생부를 포함하여 구성되는 파워업 초기화신호 발생회로에 관한 것이다.The present invention includes: a comparison unit for comparing the reference voltage and the divided voltage and generating an output signal according to the comparison result; A current mirror unit for controlling a current flowing to the comparison unit; A divided voltage unit for dividing an external voltage to provide the divided voltage to the comparison unit; It relates to a power-up initialization signal generating circuit comprising a signal generator for receiving the output signal of the comparison unit for generating a power-up initialization signal.

파워업 초기화신호 발생회로 Power-Up Initialization Signal Generation Circuit

Description

파워업 초기화신호 발생회로{Power-up Initialization Signal Generating Circuit}Power-up Initialization Signal Generating Circuit

도 1은 종래의 파워업 초기화신호 발생회로의 회로도이다.1 is a circuit diagram of a conventional power-up initialization signal generation circuit.

도 2는 본 발명에 의한 일 실시예에 따른 파워업 초기화신호 발생회로의 회로도이다.2 is a circuit diagram of a power-up initialization signal generating circuit according to an embodiment of the present invention.

도 3은 본 발명의 다른 실시예에 따른 파워업 초기화신호 발생회로의 회로도이다.3 is a circuit diagram of a power-up initialization signal generating circuit according to another embodiment of the present invention.

도 4는 본 실시예에 따른 파워업 초기화신호 발생회로의 동작 파형도를 나타낸 것이다.4 shows an operation waveform diagram of the power-up initialization signal generation circuit according to the present embodiment.

본 발명은 반도체 메모리소자에 관한 것으로서, 보다 구체적으로는 외부 기준전압을 이용하여 파워업 초기화신호를 발생하는 파워업 초기화신호 발생회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a power-up initialization signal generation circuit for generating a power-up initialization signal using an external reference voltage.

반도체 메모리소자, 예를 들어 DDR(double data rate) DRAM을 동작시키기 위해서는 외부에서 외부전압을 인가하고, DRAM 내부에서는 외부전압의 전압레벨이 DRAM을 동작시키기에 충분한가를 판단한다. 그 판단결과, 외부전압의 전압레벨이 DRAM을 동작시키기에 충분하다고 판단되면, DRAM 내부회로를 동작시키기 위하여 파워업 초기화신호를 발생하여 DRAM 내부회로를 초기화시켜 준다. In order to operate a semiconductor memory device, for example, a double data rate (DDR) DRAM, an external voltage is applied externally, and in the DRAM, it is determined whether the voltage level of the external voltage is sufficient to operate the DRAM. As a result of the determination, if it is determined that the voltage level of the external voltage is sufficient to operate the DRAM, a power-up initialization signal is generated to initialize the DRAM internal circuit to operate the DRAM internal circuit.

도 1은 종래의 파워업 초기화신호 발생회로의 회로도를 도시한 것이다. 도 1을 참조하면, 종래의 파워업 초기화신호 발생회로는 외부로부터 제공되는 입력 전원전압인 외부전압(Vdd)을 분압하기 위해 직렬연결된 저항(R1, R2)와, 소오스에 외부전압(Vdd)이 인가되고 게이트가 접지되며 드레인이 노드(n1)에 연결된 PMOS 트랜지스터(P0)와, 상기 노드(n1)에 드레인이 연결되고 소오스가 접지되며 게이트에 노드(n0)를 통해 분압전압이 인가되는 NMOS 트랜지스터(N0)와, 상기 노드(n1)의 전위를 반전시켜 파워업 초기화신호(power_up)를 발생하는 인버터(I0)를 포함하여 구성된다.1 is a circuit diagram of a conventional power-up initialization signal generation circuit. Referring to FIG. 1, a conventional power-up initialization signal generating circuit includes resistors R1 and R2 connected in series to divide an external voltage Vdd, which is an input power supply voltage provided from the outside, and an external voltage Vdd in a source. A PMOS transistor P0 applied and having a gate grounded and a drain connected to node n1, a NMOS transistor having a drain connected to node n1 and a source grounded and a divided voltage applied to a gate through node n0 And an inverter I0 which inverts the potential of the node n1 to generate a power-up initialization signal power_up.

상기한 바와 같은 파워업 초기화신호 발생회로의 동작을 설명하면 다음과 같다. 외부로부터 외부전압(Vdd)이 인가되면, 저항(R1, R2)에 의한 분압전압이 노드(n0)를 통해 NMOS 트랜지스터(N0)의 게이트에 인가된다. The operation of the power-up initialization signal generating circuit as described above is as follows. When the external voltage Vdd is applied from the outside, the divided voltage by the resistors R1 and R2 is applied to the gate of the NMOS transistor N0 through the node n0.

여기서, PMOS 트랜지스터(P0)는 그 게이트가 접지되어 있기 때문에, 외부전압(Vdd)이 증가함에 따라 처음에는 PMOS 트랜지스터(P0)가 먼저 턴온된다. 그러나, 이후 외부전압(Vdd)이 충분히 상승하여 노드(n0)의 전위가 NMOS 트랜지스터(N0)의 문턱전압 이상으로 상승하게 되면 NMOS 트랜지스터(N0)가 턴온되며, NMOS 트랜지스터(N0)로 흐르는 전류량이 PMOS 트랜지스터(P0)를 통해 흐르는 전류량보다 더 커지게 되면, 노드(n1)가 로우레벨로 천이된다. 이에 따라, 인버터(I0)를 통해 하이레벨의 파워업 초기화신호(power_up)가 발생된다.Here, since the gate of the PMOS transistor P0 is grounded, the PMOS transistor P0 is first turned on as the external voltage Vdd increases. However, when the external voltage Vdd sufficiently rises and the potential of the node n0 rises above the threshold voltage of the NMOS transistor N0, the NMOS transistor N0 is turned on and the amount of current flowing into the NMOS transistor N0 is increased. When the amount of current flowing through the PMOS transistor P0 becomes larger than that, the node n1 transitions to a low level. Accordingly, a high level power up initialization signal power_up is generated through the inverter I0.

여기서, 상기와 같은 종래의 파워업 초기화회로에서는, 공정조건 변화에 따른 PMOS 트랜지스터(P0)와 NMOS 트랜지스터(N0)의 스큐변동에 의한 문턱전압의 변동 및 온도변화에 의한 문턱전압의 변동에 따라 초기화신호 발생에 대한 타겟레벨이 변하게 된다. 그런데, DRAM의 동작전원인 외부전압의 전압레벨은 점점 낮아지고 있고 이에 반해 파워업 초기화 스큐 윈도우는 공정조건에 따라 거의 고정되어 있기 때문에, 외부전압(Vdd)의 전압레벨 대비 파워업 초기화신호 변동폭은 상대적으로 훨씬 커지게 된다. 결국, 이로 인하여 종래에는 경우에 따라 외부전압(Vdd)의 레벨이 DRAM의 동작레벨에 도달하였음에도 불구하고 파워업 초기화신호는 제때 발생하지 못함으로 말미암아 DRAM 내부회로가 초기화되지 못하는 현상이 발생하는 문제점이 있었다.Here, in the conventional power-up initialization circuit as described above, the initialization is performed according to the variation of the threshold voltage due to the skew variation of the PMOS transistor P0 and the NMOS transistor N0 according to the change of the process condition and the variation of the threshold voltage due to the temperature change. The target level for signal generation is changed. However, since the voltage level of the external voltage, which is the operating power of the DRAM, is gradually decreasing, while the power-up initialization skew window is almost fixed according to the process conditions, the variation of the power-up initialization signal relative to the voltage level of the external voltage Vdd is Relatively much larger. As a result, the conventional power-up initialization signal does not occur in a timely manner even though the level of the external voltage Vdd reaches the operation level of the DRAM. Thus, the internal circuit of the DRAM may not be initialized. there was.

따라서, 본 발명이 이루고자 하는 기술적 과제는 외부전압의 레벨저하와, 반도체 장치의 공정 조건에 따른 스큐 및 온도변화에 상관없이 적정 레벨에서 파워업 초기화신호를 발생할 수 있는 파워업 초기화신호 발생회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a power-up initialization signal generation circuit capable of generating a power-up initialization signal at an appropriate level irrespective of a decrease in external voltage level and a skew and temperature change according to process conditions of a semiconductor device. It is.

상기 기술적 과제를 달성하기 위하여, 본 발명은 기준전압과 분압전압을 비교하여 그 비교결과에 따라 출력신호를 발생하는 비교부와; 상기 비교부로 흐르는 전류를 제어하는 전류미러부와; 외부전압을 분압하여 상기 분압전압을 상기 비교부로 제공하는 분압 전압부와; 상기 비교부의 출력신호를 입력받아 파워업 초기화신호를 발생하는 신호발생부를 포함하여 구성되는 파워업 초기화신호 발생회로를 제공한다.In order to achieve the above technical problem, the present invention includes a comparison unit for comparing the reference voltage and the divided voltage and generating an output signal according to the comparison result; A current mirror unit for controlling a current flowing to the comparison unit; A divided voltage unit for dividing an external voltage to provide the divided voltage to the comparison unit; It provides a power-up initialization signal generating circuit comprising a signal generator for receiving the output signal of the comparison unit for generating a power-up initialization signal.

본 발명에서, 상기 비교부는 상기 기준전압보다 분압전압이 더 큰 경우 상기 출력신호를 발생하는 것이 바람직하다.In the present invention, it is preferable that the comparison unit generates the output signal when the divided voltage is greater than the reference voltage.

본 발명에서, 상기 비교부는 제 1 노드와 접지단 간에 설치되고 외부전압에 응답하여 스위칭동작하는 스위치소자와; 상기 출력신호가 출력되는 제 2 노드와 상기 제 1 노드 간에 설치되고, 상기 기준전압에 응답하여 상기 제 2 노드를 풀다운 구동하는 제 1 풀다운소자와; 상기 제 1 노드와 제 3 노드 간에 설치되고, 상기 분압전압에 응답하여 상기 제 3 노드를 풀다운 구동하는 제 2 풀다운소자를 포함하여 구성되는 것이 바람직하다.In the present invention, the comparison unit and the switching element is provided between the first node and the ground terminal and the switching operation in response to the external voltage; A first pull-down element disposed between the second node to output the output signal and the first node, and configured to pull-down the second node in response to the reference voltage; It is preferable to include a second pull-down element provided between the first node and the third node, and pull-down driving the third node in response to the divided voltage.

본 발명에서, 상기 제 1 및 제 2 풀다운소자와 상기 스위치소자는 NMOS 트랜지스터인 것이 바람직하다.In the present invention, the first and second pull-down elements and the switch element are preferably NMOS transistors.

본 발명에서, 상기 전류미러부는 상기 제 3 노드로부터의 신호에 응답하여 상기 제 3 노드를 풀업구동하는 제 1 풀업소자와; 상기 제 1 풀업소자와 전류미러를 형성하고, 상기 제 3 노드로부터의 신호에 응답하여 상기 제 2 노드를 풀업구동 하는 제 2 풀업소자를 포함하여 구성되는 것이 바람직하다.In the present invention, the current mirror unit and the first pull-up element for driving the third node in response to the signal from the third node; And a second pull-up element which forms a current mirror with the first pull-up element and pulls-up the second node in response to a signal from the third node.

본 발명에서, 상기 분압 전압부는 상기 외부전압단과 접지단 사이에 직렬연결된 제 1 및 제 2저항을 구비하여, 상기 제 1 및 제 2 저항에 의해 분압된 상기 분압전압을 상기 제 2풀다운 소자의 제어신호로서 제공하는 것을 특징으로 한다.The divided voltage unit may include first and second resistors connected in series between the external voltage terminal and the ground terminal to control the divided voltage divided by the first and second resistors to control the second pull-down element. It is provided as a signal.

본 발명에서, 상기 분압 전압부는 게이트 및 드레인이 상기 외부전압단에 연결되고, 소스가 상기 제 2 풀다운소자의 제어단자에 연결되는 제 1 트랜지스터와; 게이트 및 드레인이 상기 제 2 풀다운 소자의 제어단자에 연결되고 소스가 접지된 제 2 트랜지스터를 포함하는 것이 바람직하다.In an embodiment, the divided voltage unit may include a first transistor having a gate and a drain connected to the external voltage terminal, and a source connected to a control terminal of the second pull-down device; It is preferable that the gate and the drain include a second transistor connected to the control terminal of the second pull-down element and having a source grounded.

본 발명에서, 상기 신호 발생부는 상기 비교부의 출력신호를 래치 및 반전시켜 출력하는 래치부와; 상기 래치부의 출력신호를 버퍼링하여 상기 파워업 초기화신호를 발생하는 버퍼를 포함하는 것이 바람직하다.In the present invention, the signal generation unit includes a latch unit for latching and inverting the output signal of the comparison unit; It is preferable to include a buffer for generating the power-up initialization signal by buffering the output signal of the latch unit.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.

이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 파워업 초기화신호의 회로도를 도시한 것이다. 도 2에 도시된 바와 같이, 본 실시예에 따른 초기화신호 발생회로는 기준전압(VREF)과 분압전압(V10)을 비교하여 상기 기준전압(VREF)보다 분압전압(V10)이 큰 경우 출력신호(out1)를 발생하는 비교부(22)와; 상기 비교부(22)로 흐르는 전류를 제어하는 전류미러부(21)와; 외부전압(Vdd)을 분압하여 상기 분압전압(V10)을 상기 비교부(22)로 제공하는 분압 전압부(23)와; 상기 비교부(22)의 출력신호(out1)를 입력받아 파워업 초기화신호(power_up)를 발생하는 신호발생부(24)를 포함하여 구성된다.2 is a circuit diagram of a power-up initialization signal according to an embodiment of the present invention. As shown in FIG. 2, the initialization signal generating circuit according to the present embodiment compares the reference voltage VREF with the divided voltage V10 and outputs an output signal when the divided voltage V10 is greater than the reference voltage VREF. a comparison unit 22 generating out1); A current mirror unit 21 for controlling a current flowing to the comparison unit 22; A divided voltage unit 23 for dividing an external voltage Vdd to provide the divided voltage V10 to the comparison unit 22; And a signal generator 24 that receives the output signal out1 of the comparator 22 and generates a power-up initialization signal power_up.

상기 비교부(22)는 노드(A)와 접지단(VSS) 간에 설치되고 외부전압(Vdd)에 응답하여 스위칭동작하는 NMOS(N20)와; 상기 출력신호(out1)가 출력되는 노드(B)와 노드(A) 간에 설치되고, 상기 기준전압(VREF)에 응답하여 노드(B)를 풀다운 구동하는 NMOS(N11)와; 노드(A)와 노드(C) 간에 설치되고, 상기 분압전압(V10)에 응답하여 노드(C)를 풀다운 구동하는 NMOS(N12)를 포함하여 구성된다.The comparison unit 22 includes an NMOS N20 disposed between the node A and the ground terminal VSS and switching in response to an external voltage Vdd; An NMOS N11 disposed between the node B and the node A from which the output signal out1 is output and pull-down driving the node B in response to the reference voltage VREF; It is provided between the node (A) and the node (C), and comprises an NMOS (N12) for pull-down driving the node (C) in response to the divided voltage (V10).

상기 전류미러부(21)는 노드(C)로부터의 신호에 응답하여 노드(C)를 풀업구동하는 PMOS(P12)와; PMOS(P12)와 전류미러를 형성하고, 노드(C)로부터의 신호에 응답하여 노드(B)를 풀업구동하는 PMOS(P11)를 포함하여 구성된다.The current mirror unit 21 includes a PMOS P12 which pulls up the node C in response to a signal from the node C; And a PMOS P11 which forms a current mirror with the PMOS P12 and pulls-up the node B in response to a signal from the node C. As shown in FIG.

본 실시예에서, 상기 기준전압(VREF)은 반도체 메모리소자, 예를 들어 디램의 내부회로인 입력버퍼의 기준전압으로 사용되는 것으로서, 외부로부터 제공되는 외부전압(Vdd)의 1/2 즉, Vdd/2를 사용하며, 실시예에 따라 이를 달리하여 적용할 수도 있다. 상기 기준전압(VREF)은 DDR SDRAM(double data rate SDRAM) 및 그 이후 버전의 반도체 메모리 소자에서 기준전압 입력핀(VREF pin)에 입력되는 전압을 사용할 수 있다.In the present embodiment, the reference voltage VREF is used as a reference voltage of an input buffer which is an internal circuit of a semiconductor memory device, for example, a DRAM, and is half of an external voltage Vdd provided from the outside, that is, Vdd. / 2 may be used, and it may be applied differently according to an embodiment. The reference voltage VREF may use a voltage input to a reference voltage input pin VREF pin in a double data rate SDRAM (DDR SDRAM) and later semiconductor memory devices.

이와 같이 구성된 본 실시예의 동작을 도 2 내지 도 4를 참조하여 구체적으로 설명한다.The operation of this embodiment configured as described above will be described in detail with reference to FIGS. 2 to 4.

도 2에서, 전류 미러부(21)는 PMOS 트랜지스터(P11, P12)의 게이트에 PMOS 트랜지스터(P12)의 드레인이 연결되는 다이오드 커넥션 형태를 가지며, 상기 비교부(22)의 NMOS 트랜지스터(N11, N12)를 통해 흐르는 전류를 제어한다. 상기 PMOS 트랜지스터(P11, P12)의 게이트는 PMOS 트랜지스터(P12)의 드레인에 연결되어 있으므로, NMOS 트랜지스터(N11, N12)를 통해 흐르는 전류량에 변동이 있는 경우에는 상기 NMOS 트랜지스터(N11, N12)을 통해 일정한 전류가 흐르도록 PMOS 트랜지스터(P11, P12)의 레벨이 조정된다.In FIG. 2, the current mirror 21 has a diode connection in which the drain of the PMOS transistor P12 is connected to the gates of the PMOS transistors P11 and P12, and the NMOS transistors N11 and N12 of the comparator 22. Control the current flowing through Since the gates of the PMOS transistors P11 and P12 are connected to the drains of the PMOS transistors P12, when there is a variation in the amount of current flowing through the NMOS transistors N11 and N12, the gates of the PMOS transistors P11 and P12 are connected through the NMOS transistors N11 and N12. The levels of the PMOS transistors P11 and P12 are adjusted so that a constant current flows.

예를 들어, 상기 PMOS 트랜지스터(P11, P12)의 크기가 동일하고, 상기 NMOS 트랜지스터(N11, N12)의 크기가 동일하고 그의 게이트에 동일한 전압레벨의 신호가 제공되면, PMOS 트랜지스터(P11, P12)의 게이트 전압레벨이 동일하고 NMOS 트랜지스터(N11, N12)의 게이트 전압레벨이 동일하므로, NMOS 트랜지스터(N20)를 통해 흐르는 전류량의 1/2이 NMOS 트랜지스터(N11, N12)를 통해 각각 흐르게 된다.For example, if the sizes of the PMOS transistors P11 and P12 are the same, and the sizes of the NMOS transistors N11 and N12 are the same and a signal having the same voltage level is provided to the gate thereof, the PMOS transistors P11 and P12 are provided. Since the gate voltage levels are the same and the gate voltage levels of the NMOS transistors N11 and N12 are the same, half of the amount of current flowing through the NMOS transistor N20 flows through the NMOS transistors N11 and N12, respectively.

한편, 분압 전압부(23)로부터 상기 NMOS 트랜지스터(N12)의 게이트에 제공되는 분압전압(V10)이 상기 기준전압(VREF)보다 높은 경우에 대해 살펴 보면, 상기 NMOS 트랜지스터(N20)를 통해 흐르는 전류 중 상기 NMOS 트랜지스터(N11)를 통해 흐르는 전류보다 상기 NMOS 트랜지스터(N12)를 통해 흐르는 전류량이 많아지므로, 노드(C)의 전위는 하강한다. 이에 따라, PMOS(P11)이 턴온되어 노드(B)의 전위는 상승하게 되어 출력신호(out1)는 하이레벨이 된다. 그리고, 상기 노드(B)를 통해 출력되는 비교부(22)의 하이레벨의 출력신호(out1)는 상기 인버터(I0, I1)로 구성된 래치부(24)에 의해 래치 및 반전된 다음 인버터(I2)를 통해 다시 반전되어, 하이레벨의 파워업 초기화신호(power_up)가 출력된다. 따라서, 도 4에서 보는 바와 같이, 외부전압(Vdd)의 레벨에 대한 파워업 초기화신호(power_up)가 얻어진다. On the other hand, when the divided voltage V10 provided from the divided voltage unit 23 to the gate of the NMOS transistor N12 is higher than the reference voltage VREF, the current flowing through the NMOS transistor N20 will be described. Since the amount of current flowing through the NMOS transistor N12 is larger than the current flowing through the NMOS transistor N11, the potential of the node C drops. As a result, the PMOS P11 is turned on so that the potential of the node B rises, and the output signal out1 becomes high. In addition, the high level output signal out1 of the comparator 22 output through the node B is latched and inverted by the latch unit 24 including the inverters I0 and I1, and then the inverter I2. Inverted again through), a high-level power-up initialization signal power_up is output. Thus, as shown in FIG. 4, a power-up initialization signal power_up for the level of the external voltage Vdd is obtained.

따라서, 상기 파워업 초기화신호(power_up)로부터, 외부전압(Vdd)이 저항(R1, R2)에 의해 분압되어 노드(D)를 통해 상기 NMOS 트랜지스터(N12)의 게이트에 제공되는 전압레벨(V10)이 상기 기준전압(VREF)의 전압레벨보다 높다는 것이 검출되어진다. 또한 이로부터 외부전압(Vdd)이 반도체장치를 초기화할 만큼 충분히 상승하였다는 것이 검출되고 반도체 장치는 초기화되게 된다.Therefore, from the power-up initialization signal power_up, the external voltage Vdd is divided by the resistors R1 and R2, and the voltage level V10 is provided to the gate of the NMOS transistor N12 through the node D. It is detected that it is higher than the voltage level of this reference voltage VREF. From this, it is detected that the external voltage Vdd has risen sufficiently to initialize the semiconductor device, and the semiconductor device is initialized.

본 실시예에서는 외부전압(Vdd)의 전압레벨을 전압 분압부(23)의 저항(R1, R2)을 통해 분압하여 상기 비교부(22)의 NMOS 트랜지스터(N12)의 게이트에 제공하고, 분압전압(V10)을 상기 기준전압(Vref)과 비교하여 파워업 초기화신호(power_up)를 발생하게 된다. 즉, 기준전압(Vref)의 전압레벨과 분압전압부(23)에서 발생되는 분압전압 즉, Vdd×[R2/(R1+R2)]을 비교하여 이 분압전압(V10)이 더 높은 경우 파워업 초기화신호(power_up)가 발생하므로, 저항(R1, R2)의 저항값을 조정함으로써 기준전압(Vref)에 대하여 검출되어야 할 외부전압(Vdd)의 비를 조정할 수 있다.In the present embodiment, the voltage level of the external voltage Vdd is divided by the resistors R1 and R2 of the voltage divider 23 and provided to the gate of the NMOS transistor N12 of the comparator 22, and the divided voltage is obtained. The power up initialization signal power_up is generated by comparing V10 with the reference voltage Vref. That is, the voltage level of the reference voltage Vref and the divided voltage generated in the divided voltage unit 23, that is, Vdd × [R2 / (R1 + R2)] are compared to power up when the divided voltage V10 is higher. Since the initialization signal power_up is generated, the ratio of the external voltage Vdd to be detected with respect to the reference voltage Vref can be adjusted by adjusting the resistance values of the resistors R1 and R2.

또한, 상술한 바와 같이, 본 실시예에 따른 파워업 초기화신호 발생회로에서는 전압 분압부(23)에 포함된 저항(R1)과 저항(R2)의 비를 조절함과 동시에 그 비교대상이 되는 기준전압(VREF)을 조절함으로써, 적정 전압레벨로 외부전압(Vdd)이 상승한 후에 파워업 초기화신호(power_up)가 생성되도록 할 수 있다. 특히, 외부로부터 입력되는 기준전압(VREF)은 반도체 장치의 공정 조건에 따른 스큐 및 온도 등에 무관하게 일정한 레벨을 가지도록 구성할 수 있기 때문에, 본 실시예에 따르면 외부전압의 레벨저하, 공정조건 변화에 따른 스큐 및 온도변화에 상관없이 적정 레벨에서 파워업 초기화신호가 발생하도록 할 수 있다.In addition, as described above, in the power-up initialization signal generating circuit according to the present embodiment, the reference to be compared with the control unit while adjusting the ratio of the resistor R1 and the resistor R2 included in the voltage divider 23. By adjusting the voltage VREF, the power-up initialization signal power_up may be generated after the external voltage Vdd rises to an appropriate voltage level. In particular, since the reference voltage VREF input from the outside can be configured to have a constant level irrespective of skew and temperature according to the process conditions of the semiconductor device, according to the present embodiment, the level drop of the external voltage and the change of process conditions It is possible to generate a power-up initialization signal at an appropriate level irrespective of skew and temperature change.

한편, 상기 NMOS 트랜지스터(N12)의 게이트에 제공되는 분압전압(V10)이 상기 기준전압(VREF)보다 낮은 경우에는, 상기 NMOS 트랜지스터(N20)를 통해 흐르는 전류 중 상기 NMOS 트랜지스터(N12)를 통해 흐르는 전류보다 상기 NMOS 트랜지스터(N11)를 통해 흐르는 전류량이 많아지므로, 노드(B)의 전위는 하강하고 노드(C)의 전위는 상승한다. 이에 따라, PMOS(P11)는 턴오프되고 출력신호(out1)는 로우레벨이 된다. 그리고, 상기 노드(B)를 통해 출력되는 비교부(22)의 로우레벨의 출력신호(out1)는 상기 인버터(I0, I1)로 구성된 래치부(24)에 의해 래치 및 반전된 다음 인버터(I2)를 통해 다시 반전되어, 로우레벨의 파워업 초기화신호(power_up)가 출력된다. Meanwhile, when the divided voltage V10 provided to the gate of the NMOS transistor N12 is lower than the reference voltage VREF, the current flowing through the NMOS transistor N20 flows through the NMOS transistor N12. Since the amount of current flowing through the NMOS transistor N11 is greater than the current, the potential of the node B drops and the potential of the node C rises. Accordingly, the PMOS P11 is turned off and the output signal out1 is at a low level. In addition, the low level output signal out1 of the comparator 22 output through the node B is latched and inverted by the latch unit 24 including the inverters I0 and I1, and then the inverter I2. Inverted again through), a low-level power-up initialization signal power_up is output.

따라서, 상기 파워업 초기화신호(power_up)로부터, 외부전압(Vdd)이 저항(R1, R2)에 의해 분압되어 노드(D)를 통해 상기 NMOS 트랜지스터(N12)의 게이트에 제공되는 전압레벨(V10)이 상기 기준전압(VREF)의 전압레벨보다 낮다는 것이 검출되고, 또한 이로부터 외부전압(Vdd)이 아직 반도체장치를 초기화할 만큼 충분히 상승하지 않았다는 것이 검출된다. Therefore, from the power-up initialization signal power_up, the external voltage Vdd is divided by the resistors R1 and R2, and the voltage level V10 is provided to the gate of the NMOS transistor N12 through the node D. It is detected that it is lower than the voltage level of the reference voltage VREF, and from this it is detected that the external voltage Vdd has not yet risen sufficiently to initialize the semiconductor device.

도 3은 본 발명의 다른 실시예에 따른 파워업 초기화신호 발생회로의 구성을 도시한 것이다. 도 3을 참조하면, 다른 실시예에 따른 파워업 초기화신호 발생회로는 전류미러부(21), 비교부(22), 전압 분압부(25), 신호 발생부(24)를 포함한다. 다른 실시예에 따른 파워업 초기화신호 발생회로는 상기 전압 분압부(25)의 구성만이 상기 일실시예와 상이하다.3 illustrates a configuration of a power-up initialization signal generation circuit according to another embodiment of the present invention. Referring to FIG. 3, the power-up initialization signal generating circuit according to another embodiment includes a current mirror 21, a comparator 22, a voltage divider 25, and a signal generator 24. In the power-up initialization signal generating circuit according to another embodiment, only the configuration of the voltage divider 25 is different from the embodiment.

다른 실시예에서는 상기 전압 분압부(25)에서 외부전압(Vdd)을 분압하기 위한 저항(R1, R2)을 MOS 트랜지스터로 구현한 것이다. 즉, 상기 전압 분압부(25)는 드레인 및 게이트에 외부전압(Vdd)이 제공되고 소스가 노드(D)에 연결되는 NMOS 트랜지스터(N31)와, 소스가 접지되고 드레인 및 게이트가 상기 노드(N31)에 연결되는 NMOS 트랜지스터(N32)를 구비한다.In another embodiment, the voltage divider 25 implements resistors R1 and R2 to divide the external voltage Vdd into MOS transistors. That is, the voltage divider 25 includes an NMOS transistor N31 having an external voltage Vdd provided to a drain and a gate and a source connected to a node D, a source grounded, and a drain and a gate connected to the node N31. NMOS transistor (N32) is connected to.

상기 NMOS 트랜지스터(N32)는 드레인과 게이트가 연결되는 다이오드 구조를 가지므로, 상기 NMOS 트랜지스터(N31)의 게이트에 제공되는 외부전압(Vdd)의 레벨에 따라 NMOS 트랜지스터(31)의 저항값이 결정되어 상기 노드(D)를 통해 분압전압(V10)을 상기 비교부(21)의 NMOS 트랜지스터(N12)로 제공한다.Since the NMOS transistor N32 has a diode structure in which a drain and a gate are connected, the resistance value of the NMOS transistor 31 is determined according to the level of the external voltage Vdd provided to the gate of the NMOS transistor N31. The divided voltage V10 is provided to the NMOS transistor N12 of the comparator 21 through the node D.

일 실시예에서와 마찬가지로, 상기 비교부(21)는 NMOS 트랜지스터(N11, N12)의 게이트에 제공되는 기준전압(Vref)과 분압전압(V10)을 비교하여 그의 출력신호(out1)를 노드(B)를 통해 발생하고, 신호 발생부(24)는 상기 비교부(21)의 출력신호(out1)를 입력받아 상기 분압전압(V10)이 상기 기준전압(Vref)보다 큰 경우 하이레벨의 파워업 초기화신호를 발생한다. As in one embodiment, the comparator 21 compares the reference voltage Vref and the divided voltage V10 provided to the gates of the NMOS transistors N11 and N12 to compare the output signal out1 with the node B. And the signal generator 24 receives the output signal out1 of the comparator 21 and initializes the power-up of the high level when the divided voltage V10 is greater than the reference voltage Vref. Generate a signal.

상기한 바와 같은 본 발명의 실시예에 따른 파워업 초기화신호 발생회로는 반도체 장치의 공정 조건에 따른 스큐 및 온도 등에 크게 영향을 받지 않는 기준전압을 이용하여 파워업 초기화신호를 발생하므로, 외부전압의 레벨저하, 공정조건 변화에 따른 스큐 및 온도변화에 상관없이 적정 레벨에서 파워업 초기화신호를 발생할 수 있다.The power-up initialization signal generating circuit according to the embodiment of the present invention as described above generates a power-up initialization signal by using a reference voltage that is not significantly affected by skew and temperature according to the process conditions of the semiconductor device, The power-up initialization signal may be generated at an appropriate level regardless of the level decrease and the skew and the temperature change according to the process condition change.

Claims (8)

기준전압과 분압전압을 비교하여 그 비교결과에 따라 출력신호를 발생하는 비교부와;A comparison unit comparing the reference voltage and the divided voltage and generating an output signal according to the comparison result; 상기 비교부로 흐르는 전류를 제어하는 전류미러부와;A current mirror unit for controlling a current flowing to the comparison unit; 외부전압을 분압하여 상기 분압전압을 상기 비교부로 제공하는 분압 전압부와;A divided voltage unit for dividing an external voltage to provide the divided voltage to the comparison unit; 상기 비교부의 출력신호를 입력받아 파워업 초기화신호를 발생하는 신호발생부를 포함하되,A signal generator for receiving an output signal of the comparator and generating a power-up initialization signal; 상기 파워업 초기화신호는 상기 외부전압이 상기 기준전압에 의해 결정되는 소정레벨 이상으로 상승하는 경우 인에이블되는 파워업 초기화신호 발생회로.And the power up initialization signal is enabled when the external voltage rises above a predetermined level determined by the reference voltage. 제 1 항에 있어서,The method of claim 1, 상기 비교부는 상기 기준전압보다 분압전압이 더 큰 경우 상기 출력신호를 발생하는 파워업 초기화신호 발생회로.And the comparing unit generates the output signal when the divided voltage is greater than the reference voltage. 제 2 항에 있어서,The method of claim 2, 상기 비교부는The comparison unit 제 1 노드와 접지단 간에 설치되고 외부전압에 응답하여 스위칭동작하는 스위치소자와;A switch element disposed between the first node and the ground terminal and configured to switch in response to an external voltage; 상기 출력신호가 출력되는 제 2 노드와 상기 제 1 노드 간에 설치되고, 상기 기준전압에 응답하여 상기 제 2 노드를 풀다운 구동하는 제 1 풀다운소자와;A first pull-down element disposed between the second node to output the output signal and the first node, and configured to pull-down the second node in response to the reference voltage; 상기 제 1 노드와 제 3 노드 간에 설치되고, 상기 분압전압에 응답하여 상기 제 3 노드를 풀다운 구동하는 제 2 풀다운소자를 포함하여 구성되는 파워업 초기화신호 발생회로.And a second pull-down element disposed between the first node and a third node and configured to pull down the third node in response to the divided voltage. 제 3항에 있어서, The method of claim 3, wherein 상기 제 1 및 제 2 풀다운소자와 상기 스위치소자는 NMOS 트랜지스터인 파워업 초기화신호 발생회로.And the first and second pull-down elements and the switch element are NMOS transistors. 제 3항에 있어서,The method of claim 3, wherein 상기 전류미러부는The current mirror unit 상기 제 3 노드로부터의 신호에 응답하여 상기 제 3 노드를 풀업구동하는 제 1 풀업소자와;A first pull-up element configured to pull-up the third node in response to a signal from the third node; 상기 제 1 풀업소자와 전류미러를 형성하고, 상기 제 3 노드로부터의 신호에 응답하여 상기 제 2 노드를 풀업구동하는 제 2 풀업소자를 포함하여 구성되는 파워업 초기화신호 발생회로.And a second pull-up element which forms a current mirror with the first pull-up element and pulls-up the second node in response to a signal from the third node. 제 3항에 있어서, The method of claim 3, wherein 상기 분압 전압부는The divided voltage unit 상기 외부전압단과 접지단 사이에 직렬연결된 제 1 및 제 2저항을 구비하여, 상기 제 1 및 제 2 저항에 의해 분압된 상기 분압전압을 상기 제 2풀다운 소자의 제어신호로서 제공하는 것을 특징으로 하는 파워업 초기화신호 발생회로.And a first and a second resistor connected in series between the external voltage terminal and the ground terminal to provide the divided voltage divided by the first and second resistors as a control signal of the second pull-down element. Power-up initialization signal generation circuit. 제 3항에 있어서, The method of claim 3, wherein 상기 분압 전압부는The divided voltage unit 게이트 및 드레인이 상기 외부전압단에 연결되고, 소스가 상기 제 2 풀다운소자의 제어단자에 연결되는 제 1 트랜지스터와;A first transistor having a gate and a drain connected to the external voltage terminal and a source connected to a control terminal of the second pull-down device; 게이트 및 드레인이 상기 제 2 풀다운 소자의 제어단자에 연결되고 소스가 접지된 제 2 트랜지스터를 포함하는 파워업 초기화신호 발생회로.And a second transistor having a gate and a drain connected to a control terminal of the second pull-down device, and having a source grounded. 제 1 항에 있어서, The method of claim 1, 상기 신호 발생부는The signal generator 상기 비교부의 출력신호를 래치 및 반전시켜 출력하는 래치부와;A latch unit for latching and inverting an output signal of the comparator and outputting the latch; 상기 래치부의 출력신호를 버퍼링하여 상기 파워업 초기화신호를 발생하는 버퍼를 포함하는 파워업 초기화신호 발생회로.And a buffer configured to buffer the output signal of the latch unit to generate the power-up initialization signal.
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