KR100248820B1 - Sense amp circuit of semiconductor integrated circuit - Google Patents

Sense amp circuit of semiconductor integrated circuit Download PDF

Info

Publication number
KR100248820B1
KR100248820B1 KR1019970018016A KR19970018016A KR100248820B1 KR 100248820 B1 KR100248820 B1 KR 100248820B1 KR 1019970018016 A KR1019970018016 A KR 1019970018016A KR 19970018016 A KR19970018016 A KR 19970018016A KR 100248820 B1 KR100248820 B1 KR 100248820B1
Authority
KR
South Korea
Prior art keywords
transistor
current
sense amplifier
current path
bias circuit
Prior art date
Application number
KR1019970018016A
Other languages
Korean (ko)
Other versions
KR19980082910A (en
Inventor
김윤철
윤준원
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019970018016A priority Critical patent/KR100248820B1/en
Publication of KR19980082910A publication Critical patent/KR19980082910A/en
Application granted granted Critical
Publication of KR100248820B1 publication Critical patent/KR100248820B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

반도체 집적회로Semiconductor integrated circuit

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

전류미러용 제1 트랜지스터의 채널 형성을 위한 신호라인을 외부회로에서 직접 인가 해주고, 전류소스용 트랜지스터의(MN3)채널 형성을 위한 신호라인은 다른 신호를 직접 인가해 줌으로 인해 동작속도에 무관한 반도체 집적회로의 감지 증폭기를 제공하고자 함.The signal line for channel formation of the first transistor for current mirror is applied directly from the external circuit, and the signal line for channel formation (MN3) of the current source transistor is applied irrespective of the operation speed because it directly applies another signal. To provide a sense amplifier for a semiconductor integrated circuit.

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

각각의 다른 전원전압을 입력받는 모스 트랜지스터로 구성되어 바이어스 회로단으로 적정한 신호를 전송하기 위한 전력 조절수단; 상기 전력 조절수단의 제어를 받는 제 1전류패스 및 제 1전류패스의 제어를 받는 제 2전류패스로 구성되어 감지 증폭단의 게이트 제어신호를 전송하기 위한 바이어스 회로수단; 및 전원전압으로부터 접지로 신호를 전달하도록, 게이트가 상호연결된 전류미러용 제1 트랜지스터단과 상기 제1 트랜지스터단에 연결되어 비트라인 및 비트바 라인에의해 게이트입력 신호를 전송받는 풀다운 트랜지스터단 및 전류소스용 트랜지스터가 차례로 연결되고, 상기 바이어스 회로수단의 제어를 받는 차동 감지 증폭수단을 구비하는 것을 특징으로 하는 반도체 집적회로의 차동 감지 증폭기를 구비하는 것을 특징으로 한다.A power adjusting means composed of MOS transistors receiving different power supply voltages for transmitting an appropriate signal to the bias circuit stage; Bias circuit means for transmitting a gate control signal of the sense amplifier stage, the first current path being controlled by the power regulation means and a second current path being controlled by the first current path; And a pull-down transistor stage and a current source having a gate coupled to the first transistor stage for the current mirror and the first transistor stage, the gate input signals being transmitted by bit lines and bit bar lines so as to transfer a signal from a power supply voltage to ground. And a differential sense amplifier of a semiconductor integrated circuit, characterized in that the transistors are connected in sequence and have differential sense amplification means controlled by the bias circuit means.

4. 발명의 중요한 용도4. Important uses of the invention

반도체 장치의 집적회로 중 차동 감지증폭기에 적용됨.Applied to differential sense amplifiers in integrated circuits of semiconductor devices.

Description

반도체 집적회로의 감지 증폭기 회로Sense Amplifier Circuit in Semiconductor Integrated Circuits

본 발명은 반도체 집적회로의 감지 증폭기 회로에 관한 것이다.The present invention relates to a sense amplifier circuit of a semiconductor integrated circuit.

일반적으로, 반도체 메모리 소자의 고집적화가 됨에 따라 노이즈(noise)와 동작 속도 등의 문제점이 제기되므로, 노이즈에 강한 제품에 적용할 수 있도록 칩의 노이즈를 줄이기 위한 반도체 집적회로의 감지 증폭기에 관한 연구 및 개발이 지속적으로 진행 중이다.In general, as semiconductor memory devices are highly integrated, problems such as noise and operation speed are raised, and thus, a study on a sense amplifier of a semiconductor integrated circuit to reduce noise of a chip to be applied to a product resistant to noise and Development is ongoing.

이하, 첨부된 도면을 참조하여 종래 기술에 사용된 감지 증폭기 구성 및 동작을 설명한다.Hereinafter, a configuration and an operation of a sense amplifier used in the related art will be described with reference to the accompanying drawings.

도 1은 종래 기술에 사용된 전류 미러형 감지 증폭기의 회로도를 나타낸다.1 shows a circuit diagram of a current mirror type sense amplifier used in the prior art.

먼저, 도 1에 도시된 바와 같이, 종래의 차동 감지 증폭기는 게이트가 상호 연결된 전류미러용 풀업 트랜지스터쌍(MP1,MP2)과, 각 풀업 트랜지스터쌍의 드레인에 드레인이 연결된 풀다운 트랜지스터쌍(MN1,MN2)과, 전류소스용 트랜지스터(MN3)를 구비하고, 풀다운 트랜지스터쌍의 각각의 게이트는 비트라인 및 비트바라인에 연결된 구조를 형성한다.First, as shown in FIG. 1, a conventional differential sense amplifier includes pull-up transistor pairs MP1 and MP2 for current mirrors having gates interconnected, and pull-down transistor pairs MN1 and MN2 having drains connected to drains of the respective pull-up transistor pairs. And a gate for the current source transistor MN3, each gate of the pull-down transistor pair forming a structure connected to the bit line and the bit bar line.

전류소스용 트랜지스터(MN3)는 외부로 부터의 일정한 기준전압(Vref)을 게이트로 입력받아 감지 증폭기를 동작가능한 상태로 만든다. 그리고 비트/비트바 라인으로부터의 미세한 신호는 각각의 풀다운 트랜지스터(MN1,MN2)의 게이트에 입력되어 감지 증폭기를 통과하면서 증폭된 신호로 출력(Vout)단자를 통해 외부로 전송된다.The current source transistor MN3 receives a constant reference voltage Vref from the outside and makes the sense amplifier operable. The fine signal from the bit / bit bar line is input to the gates of the respective pull-down transistors MN1 and MN2 and passed through the sense amplifier to be amplified and transmitted to the outside through the output Vout terminal.

여기서 비트라인과 비트바라인의 신호에 제어를 받는 I1, I2전류와, 외부 기준전압(Vref)의 제어를 받는 I0전류는 I1+I2=I0의 관계를 갖는다. 이 전류는 감지 증폭기의 동작속도를 결정하는 변수이고, 각 소자의 채널 길이와, 채널 폭에 따라 변한다.The I 1 and I 2 currents controlled by the signals of the bit line and the bit bar line, and the I 0 current controlled by the external reference voltage Vref have a relationship of I 1 + I 2 = I 0 . This current is a variable that determines the operating speed of the sense amplifier and varies with the channel length and channel width of each device.

전술한 바와 같은 종래의 상보형 전류미러형 차동 감지 증폭기의 문제점은 지정된 채널 폭과 채널 길이를 갖는 소자로 구성된 회로에서 소자의 동작 속도의 결정요소인 전류량을 독립적으로 조절하기가 불가능하다는 것이다. 다시말하면, 전원 전압값(Vcc)을 외부로 전달해주는 풀업 트랜지스터의 채널은 도면부호"100"라인의 신호에 의존하며, 이 신호의 전송은 풀다운 트랜지스터(MN1,MN3)의 채널 형성여부에 따른다. 이로 인해 각각의 전류를 독립적으로 제어할수 없기 때문에 이를 개선할수 있는 진보된 감지 증폭기의 개발이 필요하게 되었다.A problem of the conventional complementary current mirror type differential sense amplifier as described above is that it is impossible to independently adjust the amount of current which is a determinant of the operation speed of the device in a circuit composed of devices having a specified channel width and channel length. In other words, the channel of the pull-up transistor that transmits the power supply voltage value Vcc to the outside depends on the signal of the line “100”, and the transmission of this signal depends on whether the pull-down transistors MN1 and MN3 form channels. This necessitates the development of advanced sense amplifiers that can improve this, because each current cannot be controlled independently.

전술한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 전류미러용 풀업 트랜지스터의 채널 형성을 위한 신호라인을 외부회로에서 직접 인가 해주고, 전류소스용 트랜지스터의(MN3)채널 형성을 위한 신호라인은 다른 신호를 직접 인가해줌으로 인해 고속 동작이 가능한 반도체 집적회로의 감지 증폭기 회로를 제공함을 목적으로 한다.In order to solve the problems described above, the present invention provides a signal line for channel formation of a pull-up transistor for a current mirror directly from an external circuit, and a signal line for channel formation (MN3) of a transistor for a current source. It is an object of the present invention to provide a sense amplifier circuit of a semiconductor integrated circuit capable of high speed operation by directly applying another signal.

도 1은 종래 기술에 사용된 전류 미러형 감지 증폭기의 회로도.1 is a circuit diagram of a current mirrored sense amplifier used in the prior art.

도 2는 본 발명의 일실시예에 따른 반도체 집적회로의 감지 증폭기 회로도.2 is a sense amplifier circuit diagram of a semiconductor integrated circuit according to an embodiment of the present invention.

도 3은 본 발명의 일실시예에 따른 감지 증폭기 회로의 각 마디별 전류파형도.3 is a waveform diagram of each node of a sense amplifier circuit according to an exemplary embodiment of the present invention.

도 4는 본 발명의 일실시예에 따른 감지 증폭기 회로의 각 노드별 전압파형도.4 is a voltage waveform diagram for each node of a sense amplifier circuit according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

200 : 전력 조절기 회로부.200: power regulator circuit section.

201 : 바이어스 회로부.201: bias circuit section.

202 : 차등 감지 증폭기 회로부.202: differential sense amplifier circuit portion.

상기 목적을 달성하기 위하여 본 발명은, 각각의 다른 전원전압을 입력받는 모스 트랜지스터로 구성되어 바이어스 회로단으로 적정한 신호를 전송하기 위한 전력 조절수단; 상기 전력 조절수단의 제어를 받는 제 1전류패스 및 제 1전류패스의 제어를 받는 제 2전류패스로 구성되어 감지 증폭단의 게이트 제어신호를 전송하기 위한 바이어스 회로수단; 및 전원전압으로부터 접지로 신호를 전달하도록, 게이트가 상호연결된 전류미러용 제1 트랜지스터단과 상기 제1 트랜지스터단에 연결되어 비트라인 및 비트바 라인에의해 게이트입력 신호를 전송받는 제2 트랜지스터단 및 전류소스용 트랜지스터가 차례로 연결되고, 상기 바이어스 회로수단의 제어를 받는 차동 감지 증폭수단을 구비하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, the present invention comprises a power adjusting means for transmitting an appropriate signal to the bias circuit stage consisting of a MOS transistor receiving each of the different power supply voltage; Bias circuit means for transmitting a gate control signal of the sense amplifier stage, the first current path being controlled by the power regulation means and a second current path being controlled by the first current path; And a first transistor stage for a current mirror having gates interconnected therebetween, and a second transistor stage and a current connected to the first transistor stage to receive a gate input signal by bit lines and bit bar lines so as to transfer a signal from a power supply voltage to ground. Source transistors are sequentially connected, characterized in that it comprises a differential sense amplification means which is controlled by the bias circuit means.

이하, 첨부된 도2 이하를 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to FIG. 2.

도 2는 본 발명의 일실시예에 따른 반도체 집적회로의 감지 증폭기 회로도이다.2 is a sense amplifier circuit diagram of a semiconductor integrated circuit according to an embodiment of the present invention.

도 2에 도시된 바와 같이, 본 발명의 감지 증폭기는 전압 조절부(200)와 전압 조절부(200)로부터 전압 제어를 받아 차동 감지 증폭 회로부(202)에 일정한 신호(N1,P1)를 전송하는 바이어스 회로부(201)을 구비하는 것을 특징으로 한다.As shown in FIG. 2, the sense amplifier of the present invention receives voltage control from the voltage adjusting unit 200 and the voltage adjusting unit 200 and transmits constant signals N1 and P1 to the differential sensing amplifying circuit unit 202. A bias circuit section 201 is provided.

먼저, 전압 조절부(200)의 구성 및 동작을 보면, 전력 조절기(200)는 크기(채널 길이 및 채널 폭)가 다른 적정한 수의 트랜지스터를 구비하며, 각각의 다른 외부 전압을 각각의 게이트에 전송함으로 해서 선택되는, 선택적인 N2신호를 바이어스 회로부(201)에 전송한다.First, referring to the configuration and operation of the voltage regulator 200, the power regulator 200 includes an appropriate number of transistors having different sizes (channel length and channel width), and transmits different external voltages to respective gates. The selective N2 signal, which is selected by the above, is transmitted to the bias circuit unit 201.

다음으로, 바이어스 회로부(201)의 구성을 살펴보면, 바이어스 회로부(201)는 MOS트랜지스터의 게이트와 드레인이 연결된 다이오드 연결을 사용하여 제 1전류패스 및 제1 전류패스에 제어를 받는 제 2전류패스를 구비한다.Next, referring to the configuration of the bias circuit unit 201, the bias circuit unit 201 uses a diode connection connected to the gate and the drain of the MOS transistor to perform a second current path controlled by the first current path and the first current path. Equipped.

제 1전류패스는 각각의 다이오드 연결된 제 1PMOS트랜지스터와 제 1NMOS트랜지스터 및 다이오드 연결된 제 2 NMOS트랜지스터가 차례로 전원전압에서 접지로 연결되어 있고, 전술한 전압 조절부(200)에서 선택되는 신호(N2)에 의해 제어를 받는다. 제 2전류패스는 다이오드 연결된 제 2PMOS트랜지스터에 제 3NMOS트랜지스터가 연결되고, 다이오드 연결된 제 4NMOS트랜지스터가 접지로 차례로 연결되어 있고, 제 1전류패스로부터 전송되는 신호의 제어를 받는다. 제 1전류패스와 제 2전류패스는 Vb라인으로 연결되어 있고, Vb라인으로 전송되는 Vb신호에 의해 제 3NMOS트랜지스터의 전류가 제어된다. 또한 전압 조절부(200)와 연결된 N2라인으로 전송되는 N2 신호에 의해 제 1 전류패스의 제 2 NMOS 트랜지스터의 전류 I(N2)가 제어된다.The first current path includes a diode connected to the first PMOS transistor, a first NMOS transistor, and a diode-connected second NMOS transistor, in turn, connected to the ground at the power supply voltage, and to the signal N2 selected by the voltage regulator 200. Controlled by In the second current path, a third NMOS transistor is connected to the diode-connected second PMOS transistor, the diode-connected fourth NMOS transistor is sequentially connected to ground, and is controlled by a signal transmitted from the first current path. The first current path and the second current path are connected to the Vb line, and the current of the third NMOS transistor is controlled by the Vb signal transmitted to the Vb line. In addition, the current I (N2) of the second NMOS transistor of the first current path is controlled by the N2 signal transmitted to the N2 line connected to the voltage adjusting unit 200.

도 3은 본 발명의 차동 감지 증폭 회로부의 주요부분 전류파형도를 나타내고, 도 4는 본 발명의 차동 감지 증폭 회로부의 주요부분 전압 파형도를 나탄낸다. 도 3 및 도 4를 참조하여 바이어스 회로부(201)의 동작을 상세히 살펴본다. 전압 조절부(200)의 제어를 받는 N2신호는 바이어스 회로부(201)의 다이오드 연결된 제 2NMOS 트랜지스터에 흐르는 전류량 I(N2)를 제어한다. 그리고, I(N2)전류량은 바이어스 회로부(201)의 제 1전류패스의 방전량을 조절하여 제 2전류패스의 제 3NMOS 트랜지스터로 전달되는 신호Vb를 제어하게 된다.Fig. 3 shows the main waveform current waveform diagram of the differential sense amplifier circuit section of the present invention, and Fig. 4 shows the main waveform voltage waveform diagram of the differential sense amplifier circuit section of the present invention. An operation of the bias circuit unit 201 will be described in detail with reference to FIGS. 3 and 4. The N2 signal controlled by the voltage regulator 200 controls the amount of current I (N2) flowing through the diode-connected second NMOS transistor of the bias circuit unit 201. In addition, the I (N2) current amount controls the signal Vb transmitted to the third NMOS transistor of the second current path by adjusting the discharge amount of the first current path of the bias circuit unit 201.

계속해서, 차동 감지 증폭 회로부(202)의 구성을 살펴보면, 상보형 감지 증폭기의 구성은 종래 방법을 따라 구성되어 있고, 전류미러용 풀업 트랜지스터의 채널을 형성시키기 위한 N1라인이 바이어스 회로부(201)중 제 2전류패스의 제 4NMOS트랜지스터에 연결되어 신호를 전송 받는다. 그리고, 전류소스용 트랜지스터의 채널 형성을 위한 P1라인은 바이어스 회로부(201)중 제 2전류패스의 제 3NMOS트랜지스터에 연결되어 신호를 전송 받는다.Subsequently, referring to the configuration of the differential sense amplifier circuit section 202, the configuration of the complementary sense amplifier is configured according to the conventional method, and the N1 line for forming the channel of the pull-up transistor for the current mirror is included in the bias circuit section 201. It is connected to the fourth NMOS transistor of the second current path to receive a signal. The P1 line for channel formation of the current source transistor is connected to the third NMOS transistor of the second current path of the bias circuit unit 201 to receive a signal.

전술한 설명에서와 같이, 바이어스 회로부(201)에서는 전압 조절부(200)의 출력과 바어어스 전압에 의해서 차동 감지 증폭 회로부의 입력 전압 및 전류를 제어 한다. 차동 감지 증폭회로부(202) 에서는 바이어스 회로부(201)의 출력 신호 N1,P1에 의해서 전류 I1, I2,I0가 결정된다.As described above, the bias circuit unit 201 controls the input voltage and the current of the differential sense amplifier circuit unit by the output of the voltage adjusting unit 200 and the bias voltage. In the differential sense amplifier circuit section 202, the currents I 1 , I 2 , and I 0 are determined by the output signals N 1 and P 1 of the bias circuit section 201.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the spirit of the present invention. It will be evident to those who have knowledge of.

전술한 바와 같이 이루어지는 본 발명은, 트랜지스터의 크기는 변화시키기 않고 외부 디지탈 제어 신호에 의해서 전류 조절이 가능하기 때문에 속도에 무관하게 일반적으로 사용할수 있을 뿐만 아니라 전력 소모를 제어하는데 유용하다.The present invention made as described above can be generally used irrespective of speed and is useful for controlling power consumption because the current can be adjusted by an external digital control signal without changing the size of the transistor.

Claims (7)

각각의 다른 전원전압 또는 접지 전압을 입력받는 모스 트랜지스터로 구성되되, 소정의 전압 레벨을 생성하는 전압 조절부;A voltage regulator configured to receive MOS transistors for receiving different power or ground voltages, respectively, to generate a predetermined voltage level; 상기 전압 조절부에서 생성되는 소정의 전압 레벨의 제어를 받는 제 1전류패스 및 상기 제 1전류패스의 제어를 받는 제 2전류패스로 구성되는 바이어스 회로부; 및A bias circuit unit including a first current path under control of a predetermined voltage level generated by the voltage adjusting unit and a second current path under control of the first current path; And 전원전압단으로부터 접지단으로 차례로 직렬 접속된, 전류미러용 제1 트랜지스터단과 상기 제1 트랜지스터단에 각각 연결되어 비트라인 및 비트바 라인에 의해 게이트입력 신호를 전송받는 제2 트랜지스터단 및 전류소스용 트랜지스터로 구성되며, 상기 바이어스 회로부의 제어를 받는 차동 감지 증폭 회로부를 구비하여 이루어지는 것을 특징으로 하는 반도체 집적회로의 차동 감지 증폭기.For the second transistor stage and the current source connected to the first transistor stage for the current mirror and the first transistor stage, which are connected in series from the power supply voltage terminal to the ground terminal, respectively, and receive the gate input signal by the bit line and the bit bar line. And a differential sense amplifying circuit portion controlled by the bias circuit portion, the transistor comprising a transistor. 제 1항에 있어서,The method of claim 1, 상기 바이어스 회로부의 제 1전류패스는 전원전압을 접지로 접속하는 제 1PMOS트랜지스터 및 제 1NMOS트랜지스터 및 제 2NMOS트랜지스터를 차례로 구비하되, 각각의 트랜지스터는 다이오드 연결되어 있는 것을 특징으로 하는 반도체 집적회로의 차동 감지 증폭기.The first current path of the bias circuit unit includes a first PMOS transistor, a first NMOS transistor, and a second NMOS transistor, which in turn connect a power supply voltage to ground, wherein each transistor is diode-connected. amplifier. 제 2항에 있어서,The method of claim 2, 상기 바이어스 회로부의 제 2전류패스는 전원전압을 접지로 연결하되 다이오드 연결된 제 2PMOS 트랜지스터 및 제 3NMOS 트랜지스터 및 다이오드 연결된 제 4NMOS 트랜지스터를 차례로 구비하는 것을 특징으로 하는 반도체 집적회로의 차동 감지 증폭기.The second current path of the bias circuit unit may include a second PMOS transistor, a diode-connected second PMOS transistor, a third NMOS transistor, and a diode-connected fourth NMOS transistor. 제 1항에 있어서,The method of claim 1, 상기 차동 감지 증폭 회로부에서 전류미러용 풀업 트랜지스터단의 채널은 상기 바이어스 회로부의 제어를 받는 것을 특징으로 하는 반도체 집적회로의 차동 감지 증폭기.The differential sense amplifier of the semiconductor integrated circuit, characterized in that the channel of the current mirror pull-up transistor stage in the differential sense amplifier circuit portion is controlled by the bias circuit portion. 제 1항에 있어서,The method of claim 1, 상기 차동 감지 증폭 회로부에서 전류소스용 트랜지스터의 채널은 상기 바이어스 회로부의 제어를 받는 것을 특징으로 하는 반도체 집적회로의 차동 감지 증폭기.And the channel of the transistor for the current source in the differential sense amplifier circuit portion is controlled by the bias circuit portion. 제 3항에 있어서,The method of claim 3, 상기 바이어스 회로부중 제2 전류패스의 제3 NMOS트랜지스터 채널은 제 1전류패스의 다이오드 연결된 제2 NMOS트랜지스터의 방전량에 의존하는 것을 특징으로 하는 반도체 집적회로의 차동 감지 증폭기.And the third NMOS transistor channel of the second current path of the bias circuit part is dependent on the discharge amount of the diode-connected second NMOS transistor of the first current path. 제 6항에 있어서,The method of claim 6, 상기 바이어스 회로부중 제 2전류패스의 제 3 NMOS트랜지스터 채널전류는, 상기 차동 감지 증폭 회로부에서 전류미러용 풀업 트랜지스터단의 채널에 흐르는 전류와 상기 차동 감지 증폭수단에서 전류소스용 트랜지스터의 채널에 흐르는 전류를 상대적으로 제어하는 것을 특징으로 하는 반도체 집적회로의 차동 감지 증폭기.The third NMOS transistor channel current of the second current path of the bias circuit portion includes a current flowing through the channel of the current mirror pull-up transistor stage in the differential sense amplifier circuit portion and a current flowing through the channel of the current source transistor portion in the differential sense amplifier means. Differential sense amplifier of a semiconductor integrated circuit, characterized in that the relative control.
KR1019970018016A 1997-05-09 1997-05-09 Sense amp circuit of semiconductor integrated circuit KR100248820B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970018016A KR100248820B1 (en) 1997-05-09 1997-05-09 Sense amp circuit of semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970018016A KR100248820B1 (en) 1997-05-09 1997-05-09 Sense amp circuit of semiconductor integrated circuit

Publications (2)

Publication Number Publication Date
KR19980082910A KR19980082910A (en) 1998-12-05
KR100248820B1 true KR100248820B1 (en) 2000-03-15

Family

ID=19505399

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970018016A KR100248820B1 (en) 1997-05-09 1997-05-09 Sense amp circuit of semiconductor integrated circuit

Country Status (1)

Country Link
KR (1) KR100248820B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100866120B1 (en) * 2002-06-28 2008-10-31 주식회사 하이닉스반도체 A sense amplifier

Also Published As

Publication number Publication date
KR19980082910A (en) 1998-12-05

Similar Documents

Publication Publication Date Title
CA2078303C (en) Voltage regulator
KR930009148B1 (en) Source voltage control circuit
US6147520A (en) Integrated circuit having controlled impedance
EP0905902B1 (en) Constant current cmos output driver circuit with dual gate transistor devices
US7898330B2 (en) Class AB amplifier systems
EP0747800B1 (en) Circuit for providing a bias voltage compensated for P-channel transistor variations
KR100190763B1 (en) Differential amplifier
US6064267A (en) Current mirror utilizing amplifier to match operating voltages of input and output transconductance devices
US5959446A (en) High swing current efficient CMOS cascode current mirror
US5672993A (en) CMOS current mirror
JPH11272346A (en) Current source
US6653892B2 (en) Squelch circuit to create a squelch waveform for USB 2.0
KR100484257B1 (en) Differential amplification type input buffer in semiconductor device
JP4109998B2 (en) Switching point sensing circuit and semiconductor device using the same
JP2000114891A (en) Current source circuit
KR100248820B1 (en) Sense amp circuit of semiconductor integrated circuit
JP3170980B2 (en) Semiconductor integrated circuit
US5818213A (en) Back bias voltage detection circuit for semiconductor memory device
KR20010071056A (en) Amplifier output stage
US20050104618A1 (en) Low rise/fall skewed input buffer compensating process variation
US5694073A (en) Temperature and supply-voltage sensing circuit
KR950012703A (en) Data input buffer of semiconductor memory device
KR100554441B1 (en) Current bias circuit for cascode current mirror
KR100243336B1 (en) Differential amplifier
KR100271796B1 (en) Differential amplifying circuit

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051118

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee