KR20010029929A - 배리어층에 시드층의 연속, 불응집 접착 방법 - Google Patents

배리어층에 시드층의 연속, 불응집 접착 방법 Download PDF

Info

Publication number
KR20010029929A
KR20010029929A KR1020000039865A KR20000039865A KR20010029929A KR 20010029929 A KR20010029929 A KR 20010029929A KR 1020000039865 A KR1020000039865 A KR 1020000039865A KR 20000039865 A KR20000039865 A KR 20000039865A KR 20010029929 A KR20010029929 A KR 20010029929A
Authority
KR
South Korea
Prior art keywords
layer
substrate
metal
deposited
copper
Prior art date
Application number
KR1020000039865A
Other languages
English (en)
Inventor
스리니바스 간디코타
롱 타오
리앙-유 첸
세사드리 라마스와미
Original Assignee
조셉 제이. 스위니
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 조셉 제이. 스위니, 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 조셉 제이. 스위니
Publication of KR20010029929A publication Critical patent/KR20010029929A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76868—Forming or treating discontinuous thin films, e.g. repair, enhancement or reinforcement of discontinuous thin films
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H01L2221/1073—Barrier, adhesion or liner layers
    • H01L2221/1084—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L2221/1089—Stacks of seed layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Physical Vapour Deposition (AREA)
  • Laminated Bodies (AREA)
  • Application Of Or Painting With Fluid Materials (AREA)

Abstract

본 발명의 장치와 방법은 전기화학 증착 기술에서 배리어층에 금속 시드층의 부착을 개선하는 것이다. 방법은 기판 온도, 챔버압, 및/또는 증착 챔버에 전달된 전력을 제어함으로써 시드층을 증착하기 전 배리어층 상에 응집 없이 연속적으로 또는 반연속적으로 접착층을 증착하는 단계를 포함한다. 접착층의 증착은 증착층의 응집과 높은 개구비의 피쳐내의 보이드의 형성을 야기하는 층박리를 방지한다.

Description

배리어층에 시드층의 연속, 불응집 접착 방법{CONTINUOUS, NON-AGGLOMERATED ADHESION OF A SEED LAYER TO A BARRIER LAYER}
본 발명은 반도체 소자를 제작하기 위한 메탈라이제이션 프로세스에 관한 것이며, 특히 배리어층에 금속층을 접착하기 위한 방법에 관한 것이다.
집적 회로 디자인 및 제조에서 일관성 있고 상당히 예견가능한 개선은 지난 수십년간 관찰되어 왔다. 성공적인 개선의 한 주요 요소는 집적 회로(IC) 소자의 소자들사이의 도전 통로를 제공하는 다중 배선 기술이다. 초대규모 집적(VLSI) 및 극초대규모 집적(ULSI) 기술에서 수평 배선(통상적으로 라인으로 언급함) 및 수직배선(통상적으로 콘택츠 또는 바이어스로 언급함)과 같은 서브-하프 마이크론 이하 범위내에 존재하는 피쳐의 수축 치수(shrinking dimensions)는 금속층 증착 및 금속층의 사전 증착 처리 기술의 중요성을 증가시켜왔다. 극초대규모 집적(UlSI)의 심장부에 놓여 있는 다층 배선은 수평 및 수직 배선 또는 다른 피쳐들을 포함하는 높은 개구비의 구멍내에 형성된 배선 피쳐의 평탄화를 필요로 한다. 이들 배선과 피쳐들의 신뢰성 있는 형성은 UlSI의 성공과, 개별 기판 및 다이 상의 회로 밀도와 품질을 증가시키고자 하는 계속된 노력에 매우 중요하다. 회로 밀도가 증가함에 따라, 인스트러먼트(instruments) 및 다른 피쳐의 폭 뿐만 아니라 이들 사이의 절연 재료는 0.25㎛ 이하로 감소하며, 반면에 절연층의 두께는 거의 일정한 상태로 유지하며, 그 결과로 피쳐의 개구비, 즉 높이/폭 비는 증가한다.
물리 기상 증착(PVD) 및 화학 기상 증착(CVD)과 같은, 많은 전통적인 증착 프로세스는 개구비가 4 : 1 및 특히 10 : 1을 초과하는 구조물을 충전하는데 어려움이 있다. 그러므로, 높은 개구비를 가지는 보이드가 없고, 나노미터 크기의 피쳐의 형성에 대한 많은 노력들이 있으며, 여기서 피쳐 높이 대 피쳐 폭의 비는 4 : 1이상일 수 있다. 추가로, 피쳐 폭이 감소하면, 소자 전류는 일정하게 남거나 증가하여 그 결과로 피쳐내의 전류 밀도는 증가하게 된다.
구리 및 이의 합금은 지금 알루미늄 대신에 배선 금속으로서 고려되어지고 있으며, 그 이유는 구리가 보다 낮은 저항성( 알루미늄의 3.1μΩ-cm에 비해서 1.7μΩ-cm), 보다 높은 전자이동 내성 및 보다 높은 전류 운반 성능을 가지기 때문이다. 이들 특성은 집적의 높은 레벨에서 받는 보다 높은 전류 밀도를 지지하는데 중요하고 소자 속도를 증가한다. 추가로, 구리는 또한 양호한 열 전도성이고 높은 순도의 형태로 이용가능하다. 그러므로, 구리는 반도체 기판상의 서브-쿼터 마이크론, 높은 개구비 배선을 충전하기 위한 선택 금속으로 되어지고 있다.
반도체 소자 제작에서 구리를 사용하는 것이 바람직할 지라도, 구리를 매우 높은 개구비 피쳐(예, = 4 : 1 또는 0.25μ 이하)로 증착하기 위한 제작 방법의 선택은 제한된다. 과거에, 물리 기상 증착(PVD) 및 화학 기상 증착(CVD) 기술은 전기 도전성 재료, 통상적으로 알루미늄을 기판상에 형성된 콘택츠, 바이어스, 라인 또는 다른 피쳐로 증착하기 위한 양호한 프로세스이었다. 그러나, 구리를 적용하기 위해서, CVD 구리 프로세스에 대한 선구물질은 여전히 개발되고 있으며, 고개구비로 PVD 구리 증착은 피쳐내에 형성된 보이드 때문에 불만족스러운 결과를 가져왔다. 예를 들어, PVD 구리는 소형 피쳐에 개구를 브릿지하는 경향이 있어, 바이어스와 배선내의 보이드를 통상적으로 포함하는 기판상에 비컨포말 대형 증착물을 야기한다. CVD 및 PVD 기술의 프로세스 제한의 결과로서, 회로판 제작에 이미 제한되어온 전기도금은 반도체 소자상의 바이어스 및 콘택츠를 충전하는데 사용되어진다. 그러므로, 특히 높은 개구비 피쳐의 분야에서 기판을 제조하는데 사용하기 위한 전기도금 및 다른 유사한 프로세스를 개선하는 노력들이 진행되고 있다.
금속 도금은 일반적으로 잘 알려져 있으며 다양한 기술에 의해 달성될 수 있다. 통상적인 구리 전기 도금 증착법은 일반적으로 기판상에 형성된 다양한 피쳐들을 가지는 기판의 표면위에 배리어층을 물기 기상 증착하는 단계와, 배리어층위에 도전성 금속 시드층, 적합하게 구리를 화학 기상 증착 또는 물리 기상 증착하는 단계와 그 다음 구조물/피쳐를 채우도록 시드층위에 도전성 금속층을 전기도금하는 단계를 포함한다.
구리 시드층은 적합하게 물리 기상 증착(PVD)기술에 의해서 증착되어지는 것보다 화학 기상 증착(CVD) 기술에 의해 양호하게 증착된다. PVD 기술이 상당히 저가이고 필드(기판의 상부 또는 외부 대부분 면)에 컨포말 적용범위(conformal coverage)를 제공할 수 있을 지라도, 이들 동일한 기술은 측벽, 특히 측벽의 상부 코너와 높은 개구비의 배선 및 다른 피쳐의 바닥면을 커버하는데 잘 맞지 않는다. 이것은 바람직한 적용범위보다 적기 때문에 화학 부식과 층간 금속 확산에 낮은 저항력을 야기한다. 이와 대조적으로, CVD 증착 필름은 측벽의 우수한 적용범위를 제공하고 높은 개구비 구조물의 하면에 높은 정도의 컨포미티(conformity)를 유지한다.
구리를 사용함에 있어 하나의 문제점은 구리가 이산화실리콘, 실리콘 및 다른 절연성 재료로 확산하는 것이다. 그러므로, 컨포말 배리어층은 구리가 절연체로 확산하지 못하게 하고 소자의 일체성을 해치지 않기 때문에 그 중요성이 크게 증가되고 있다. 그러나, 전자이동 내성 및 보이드 형성의 신뢰성 있는 결과로 인해서, 구리와 그 아래의 배리어층사이의 접착은 제한된 다층 메탈라이제이션 계획에서 주요 관심 대상이다. 통상적인 구리 배리어층이 현재로 이용가능하면, CVD 구리는 배리어층에 대해 보다 바람직하지 않은 접착을 가지고 측벽으로부터 박리하는 경향이 있으며, 이런 박리는 구리층의 응집과 높은 개구비 배선내의 보이드 형성을 야기한다
그러므로, 배리어층과 계속적으로 증착되는 금속층사이의 접착을 개선하는 메탈라이제이션 프로세스를 개발할 필요성이 있다. 이상적으로, 개선된 접착 방법은 배리어 금속으로서 사용되는 내화 금속과 높은 개구비 피쳐를 충전하는데 사용된, 구리와 같은, 도전성 금속사이의 접착을 촉진한다.
도 1은 반도체 기판 비아상의 배리어 층, PVD 접착층과 CVD 금속 시드층을 증착하는데 적합한 집적 다중 챔버 장치의 상면도.
도 2는 여기서 기술한 접착층을 증착하는데 적합한 PVD"롱 드로우" 챔버의 사시도.
도 3은 여기서 기술한 접착층을 증착하는데 적합한 PVD"표준" 챔버의 사시도.
도 4는 배리어층상에 증착되어진 PVD 접착층상에 증착된 금속 시드층을 가진 본 발명에 따른 메탈라이저화 반도체 기판 비아의 사시도.
도 5는 배리어층, PVD 접착층, 중간 혼합 금속 시드층 및 비아를 충전하는 도전성 금속층을 가진 본 발명에 따른 메탈라이저화 반도체 기판 비아의 사시도.
* 도면의 주요부분에 대한 부호의 설명 *
412 : 절연층 414 : 비아
416 : 배리어층 418 : 벽
420 : 바닥 421 : 접착 금속층
422 : 시드층 423 : 금속층
424 : 충전물 426 : 상부면
본 발명은 일반적으로 화학 기상 증착 또는 전기화학 증착 기술을 사용해서 증착된 금속층을 배리어층에 접착하는 개선 방법을 제공하는 것이다. 본 발명의 한 양태에서, 증착 프로세스는 기판상에 형성된 배리어층상에 접착층을 증착하는 단계와 접착층상에 금속 시드층을 증착하는 단계를 포함한다. 접착층은 감소된 기판 온도, 또는 증가된 압력과 같은 상태하에서 증착되어 기판상의 배선과 같은, 응집을 최소화하고 피쳐의 연속적인 보이드 없는 충전에 알맞는 연속층을 형성한다.
양호하게, 접착층은 약 300℃ 아래의 온도에서 유지된 기판상에 약 10 mTorr와 약 60 mTorr사이의 압력으로 물리 기상 증착에 의해 증착된 구리, 백금, 금, 몰리브덴, 텅스텐, 니켈 및 이들의 조합물을 포함한다. 접착층의 증착은 양호하게 감소된 전력 레벨과 감소된 바이어스 레벨(reduced bias level)에서 일어나므로 기판의 열을 감소한다. 그 다음에 금속 시드층은 금속 충전층의 증착전에 화학 기상 증착 또는 전기화학 증착에 의해 접착 층상에 증착된다.
한 실시예에서, 배리어층은 적합하게 티타늄, 질화티타늄, 탄탈, 질화탄탈, 텅스텐, 질화텅스텐 및 이들의 조합물을 포함하며 응집을 최소화하고 연속층의 형성을 강화하는 상태하에서 물리 기상 증착에 의해 증착된다. 메탈라이제이션 프로세스는 내화 배리어층과 도전 금속의 시드층사이의 보다 강한 접착력을 제공하고 높은 개구비 피쳐를 채울 때 보이드를 감소한다.
본 발명의 다른 양태에서, 방법은 기판상에 배리어층을 증착함으로써 기판을 처리하는 단계와 상기 배리어층상에 금속 접착층을 증착하는 단계와 상기 접착층상에 구리와 같은 시드층을 증착하는 단계로 이루어져 있다. 이 방법은 추가로 상기 시드층상에 구리와 같은 도전성 금속층을 전기도금하는 단계를 포함할 수 있다.
본 발명의 상술한 특징, 장점 및 목적은 첨부 도면에서 설명한 실시예들을 참고로 하면 보다 이해하기 쉬울 것이다.
그러나, 아래의 첨부 도면은 본 발명의 전형적인 실시예이고 이것으로 본 발명의 범주를 제한하고자 하는 것은 아니며, 다른 동등한 효과의 실시예도 허용될 수 있다.
본 발명은 미국 캘리포니아 산타 클라라 소재의 어플라이드 머티어리얼스, 인코포레이티드로부터 상업적으로 이용가능한 "ENDURA" 플랫폼과 같은 프로세스 장비를 사용해서 실행될 수 있는 물리 기상 증착(PVD) 프로세스에 관하여 아래에 기술하겠다. 유사한 단계식 진공 웨이퍼 프로세싱 시스템은 1993년 2월 16일자 특허된 Tepman 등의 발명의 명칭이 " 단계식 진공 웨이퍼 프로세싱 시스템 및 방법(Staged-Vacuum Wafer Processing System and Method)인 미국 특허 제 5,186,718호에 기술되어 있으며, 이 특허는 여기서 참고로 사용된다.
이 장비는 양호하게 미국 캘리포니아 산타 클라라 소재의 어플라이드 머티어리얼스, 인코포레이티드로부터 상업적으로 이용가능한 PVD "롱 드로우" 또는 PVD" 표준" 챔버와 같은 PVD 챔버를 가진 집적화된 플랫폼을 포함한다. 아래에 기술한 PVD 챔버가 본 발명자에 알려져 있지만, 다른 챔버도 본 발명의 방법을 성취하는 양호하다면, 사용되거나 개량되어 사용될 수 있다. 여기서 기술한 금속 증착 공정은 양호하게 약 1.0 토르 아래의 압력에서 작동될 수 있는 PVD 챔버를 가진 클러스터 툴 또는 다중챔버 프로세싱 장치내에서 실시될 수 있다.
여기에 기술한 프로세스를 수행하는데 적합한 다중챔버 프로세싱 장치(135)의 상부도는 도 1에 도시되어 있다. 여기에 도시한 장치(135)의 특정 실시예는 반도체 기판과 같은 평면 기판을 처리하는데 적합하며, 본 발명의 설명을 위해서 제공된 것이지 본 발명의 범주를 제한하는데 사용되는 것은 아니다.
장치(135)는 하나 이상의 롱 드로우 PVD 금속 챔버를 포함하는 상호접속된 프로세스 챔버의 클러스터를 포함한다. 장치(135)는 적합하게 플래시 PVD Cu층을 증착하기 위해서 기판 대 타겟의 100mm 이상의 이격 거리를 가진 PVD Cu 챔버(138)와, 필요하다면 PVD 구리 시드층을 증착하기 위한 추가의 PVD Cu 챔버(138)를 포함한다. 추가로 장치는 또한 CVD 구리 시드층을 증착하기 위한 구리 CVD 챔버(136)를 포함할 수 있다.
장치(135)는 더욱더 PVD Ta/TaN 챔버(140) 또는 다른 배리어층 챔버, (어플라이드 머티어리얼스로부터 이용가능한 PreClean II 챔버와 같은)오염물을 제거하기 위한 두 예비세척 챔버(142), 두 탈가스 챔버(144)와 두 로드 록 챔버(146)를 포함할 수 있다. 장치(135)는 이송 로봇(149, 151)을 포함하는 두 이송 챔버(148, 150)와 이송 챔버(148, 150)를 분리하는 두 개의 쿨다운 챔버(152)를 가진다. 장치(135)는 보다 아래에 상세히 설명한 바와 같이 마이크로프로세서 제어기(154)를 프로그램화함으로써 자동화된다. 그러나, 프로세스도 상술한 개별 챔버 또는 조합에 의해 작동될 수 있다.
도 2는 여기에 기술한 프로세스에 따라서 접착 금속층을 증착함에 있어 양호하게 사용될 수 있는 롱 드로우 PVD 챔버(138)(long throw PVD chamber)의 단면도이다. 스퍼터링 타겟(264)과 반도체 기판(266)은 접지된 외피벽(260)내에 포함되어 있으며, 외피벽은 도시한 바와 같은 챔버벽 또는 접지된 시일드일 수 있다. 타겟(264)과 기판은 약 100mm 이상, 적합하게 약 150mm 내지 약 190mm의 롱 드로우 거리 만큼 분리되어 있다. 롱 드로우 챔버는 또한 기판(266)상의 각각 위치에서 증착 재료의 보다 균일하고 대칭적인 플럭스를 제공할 필요가 있으면 타겟(264)과 기판(266)사이의 시준기(도시 생략)를 포함할 수 있다.
도 2를 여전히 참조하면, 챔버(138)는 일반적으로 가스 소오스(도시 생략)에 연결된 하나 이상의 가스 입구(268)와 배기 펌프(도시 생략)에 연결된 배기 출구(270)를 포함한다. 기판 지지 페데스탈(272)은 외피벽(260)의 한 단부에 배치되어 있으며, 스퍼터링 타겟(264)은 외피벽(260)의 다른 단부에 장착되어 있다. 타겟(264)은 절연체(274)에 의해 외피벽(260)으로부터 전기적으로 절연되어 있으므로 음의 전압은 접지된 외피벽(260)에 대해서 타겟에 가해져 유지될 수 있다. 기판 지지 페데스탈(272)은 또한 절연체(276)에 의해서 외피벽(260)으로부터 전기적으로 절연되어 있으므로, 양의 전압은 접지된 외피벽(260)에 대해서 기판 및/또는 지지 페데스탈(272)에 가해져 유지될 수 있다. 작동시, 기판(266)은 지지 페데스탈(272)상에 위치설정되어 있고 플라즈마는 챔버(138)내에서 발생된다.
본 발명에 따른 컨포말 PVD 금속층의 증착 프로세스 동안, Ar과 같은 비반응성 종을 포함하는 프로세스 가스는 매스 플루우 제어기(도시 생략)에 의해 규제된 선택된 유속으로 가스입구(268)를 통해서 PVD 챔버(138)로 충전된다. 챔버 압력은 프로세스 가스가 배기 출구(270)를 통해서 펌프되어지는 속도를 변경함으로써 제어되고 컨포말 PVD 금속층의 증착을 촉진하기 위해서 약 5밀리토르와 약 1밀리트로 사이로 유지된다. 약 10밀리토르 내지 약 60밀리토르의 챔버 압력이 양호하게 사용된다.
D.C. 전원 공급부(278)와 같은, 전원은 가스를 플라즈마 상태로 여기하도록 외피벽(260)에 대해서 타겟(264)에 음의 전압을 가한다. 플라즈마로부터의 이온은 타겟(264)에 충돌하고 타겟(264)으로부터의 타겟재료의 원자 및 큰 입자를 스퍼터링한다. 타겟(264)으로부터 스퍼터링된 입자는 타겟(264)으로부터 선형 궤도를 따라서 이동하고, 입자의 일부분은 기판(266)상에 충돌하여 증착한다. 바이어스 전력 소오스(280)는 바이어스를 지지 페데스탈(172)에 공급하여 이온의 방향성을 개선하고 뿐만 아니라 추가로 기판(266)상에 이온을 끌어당겨 기판상에 형성된 구조물내의 재료의 증착을 강화한다. 후측면 가스 소오스(281)는 지지 페데스탈(272)에 연결되어 가스를 기판(266) 둘레로 흘려보내어 접착층의 증착 동안 프로세스 가스를 냉각하는 대류성 매체(convective medium)를 제공한다.
종래의 마그네트론 스퍼터링 소오스는 타겟에 인접한 전자를 추적하도록 타겟(264)위에 회전 자석(282)을 사용함으로써 타겟의 스퍼터링 표면에 인접해서 플라즈마 이온의 농도를 증가한다. 타겟(264)의 스퍼터링 동안 마그네트론(282)의 회전은 방사방향 대칭 타겟 부식 프로파일을 만든다.
도 3은 본 발명의 PVD 프로세스를 수행하는데 적합한 변경 PVD 챔버(138)의 단면도이다. 챔버(138)는 일반적으로 하나 이상의 가스 입구(286)와 배기 펌프(도시 생략)에 연결된 배기 출구(388)를 가진 접지된 외피벽(384)을 가진다. PVD 타겟(389)은 절연체(390)에 의해 접지된 외피벽(384)으로부터 격리되어 있다. PVD 타겟(389)은 가동가능한 페데스탈(394)과 같은, 지지부재상에 위치설정된 기판(393)상에 재료를 증착하기 위한 스퍼터링 표면(392)을 제공한다. 페데스탈(394)은 기판(393)을 수용하기 위한 위치설정 핀(396)을 가진 전체적으로 평탄한 면(395)을 포함한다. 음의 전압은 DC 전원(395)에 의해 접지된 외피 벽(384)에 대해서 타겟(389)상에 유지될 수 있다.
리프트 핀 기구(397)는 페데스탈이 수축 위치에 있을 때 페데스탈(394)에 대해서 기판을 상승 및 하강한다. 페데스탈(394)은 알루미늄과 같은 금속층의 증착동안 타겟에 인접한 기판(393)을 놓도록 연장한다. 페데스탈(394)은 기판 온도를 제어하기 위해서 가열 또는 냉각될 수 있다. 지지 페데스탈(272)에 연결된 후측면 가스 소오스(281)는 가스를 기판(266) 둘레로 흘려보내어 접착층의 증착 동안 프로세스 가스를 냉각하는 대류성 매체를 제공한다.
한 실시예에서, 본 발명은 배리어층상에 또한 소위 플래시층으로 불리는 PVD 금속의 연속 또는 반연속 접착층의 물리 기상 증착에 의해서, 접착층상에 시드층을 증착하기 전에 컨포말 배리어층과 시드층사이의 접착을 개선한다. 배리어층은 먼저 인접 재료의 전기 특성에 나쁜 영향을 줄 수 있고, 약간의 경우에 소자의 파괴를 가져올 수 있는 전기 단락을 야기할 수 있는 인접 절연 재료로 구리와 같은 도전성 금속의 확산을 방지하지 하기 위해서 증착된다. 금속 시드층은 추가의 증착된 도전성 금속층과 연관하여 비아 또는 기판 피쳐의 보이드 없는 충전을 촉진한다. 금속 시드층은 통상적으로 CVD 증착 기술 또는 심지어 전기-화학 증착 기술에 의해 증착한 구리이다.
본 발명의 또 다른 실시예는 기판 피쳐의 메탈라이제이션을 제공하는 것으로, 이 기술분야에 알려진 종래 수단에 의해서 기판 표면상에 배리어층을 증착하는 단계와, 이온화된 PVD 프로세스내에서 PVD에 의해, 비응집 금속, 적합하게 구리의 연속 또는 반연속층을 증착하는 단계와 보이드의 형성을 피하도록 CVD 챔버내에서 시드층, 적합하게 구리를 증착하는 단계와 피쳐를 채우도록 구리를 전기화학 증착하는 단계의 일련의 단계를 포함한다.
지금 도 4를 참조하면, 여기에 형성된 패턴화된 절연층(412)을 가진 기판으로 여기서 기술한 본 발명의 한 실시예의 다이어그램이 도시되어 있다. 절연층(412)은 높은 개구비, 즉 높은 비아 깊이 대 비아 폭의 비, 약 3의 비아(414)를 가지지만, 본 발명은 다른 약간의 개구비를 가진 바이어스를 사용해도 유익하다.
배리어층(416)은 비아(414)의 벽(418)과 바닥(420)을 포함하는 절연층(412)의 거의 모든 표면 또는 모든 표면을 거의 덮는 기판상에 직접 증착된다. 배리어층(416)은 티타늄(Ti), 질화티탄(TiN), 탄탈(Ta), 질화탄탈(TaNx), 텅스텐(WNx) 또는 이들의 조합물을 포함한다. 구리 메탈라이제이션 프로세스에 양호한 배리어 재료는 통상적으로 PVD 프로세스에 의해 증착되는, Ta 및 TaNx이다. PVD Ta 및 TaNx는 배리어층(416)에 사용된다. 여기서 기술한 실시예에서, 배리어층(416)은 탄탈을 포함한다. 배리어층(416)은 절연층(412)위에 연속 또는 거의 연속적인 캡을 형성하도록 증착되고 인접층에 배리어 성질 또는 접착성을 개선하기 위해서 질소로 처리될 수 있다. 배리어층(416)의 증착 다음에, 사전 증착 단계는 접착 또는 금속 시드층의 증착전에 적용될 수 있다. 통상적으로, 화학 클리닝, 플라즈마 클리닝 및 이온 클리닝은 배리어 표면을 개량하는데 사용되어 구리와 같은 금속층의 증착을 강화하고 박리를 줄일 수 있다.
그 다음으로, 접착 금속층(421)은 배리어층(416)층위에 연속적으로 증착된다. 배리어층은 고온에 의해 증착 동안 산화할 수 있어, 층내에서 구리와 같은 연속적으로 증착된 금속층에 나쁜 경계면 접착을 야기할 수 있다. 접착층(421), 대개 양호한 접착성질을 가진 배리어 재료는 금속 시드층 또는 금속 충진층과 같은, 연속적으로 증착된 층과 배리어층(416)사이의 접착을 개선하기 위해서 증착된다.
접착층(421)은 배리어층상에 증착되며 구리(Cu), 백금(Pt), 금(Au), 니켈(Ni), 몰리브덴(Mo) 및 텅스텐(W)의 그룹으로부터 선택된 재료를 포함한다. 적합하게, 접착층은 쉽게 산화하지 않은 재료를 포함한다. 접착 재료층은 적합하게 구리 메탈라이제이션 프로세스용 구리이다. 접착층은 이온화된 금속 플라즈마(IMP) PVD, 표준 PVD, 시준 PVD(collimated PVD) 또는 롱 드로우 PVD기술을 포함하는 PVD 증착 기술에 의해 증착된다. 선택된 재료는 배리어층으로부터 박리에 의해 발생된, 금속 시드층의 응집을 방지하기 위해서 산화를 감소하는 PVD 상태하에서 증착된다.
금속 시드층의 응집을 방지하기 위해서 산화를 감소하는 PVD 상태하에서 접착층의 효과적인 증착은 후측면 냉각 가스를 기판에 공급하는 것과 같이 해서, 약 450℃, 적합하게 약 250℃, 가장 적합하게 0℃ 이하로 냉각될 때 일어난다. 효과적인 증착은 또한 플라즈마를 발생하는 감소된 전력이 PVD챔버에서 약 10000 와트이하, 적합하게 약 2500 와트와 약 5000 와트 전력 레벨의 사이로 제공될 때 일어날 수 있다. 효과적인 증착은 또한 PVD 챔버 압력이 이온 충돌을 줄이기 위해서 약 1토르까지 상승될 때, 챔버 압력이 적합하게 약 10 내지 60밀리토르일 때 일어날 수 있다. PVD 프로세스는 상술하고 도 2 및 도 3에 도시한 바와 같이, 롱 드로우 및 표준 물리 기상 증착 챔버에 더해서 이온화된 금속 플라즈마(IMP) 또는 시준 소오스 챔버를 포함하는 어느 적합한 PVD 챔버내에서 일어날 수 있다. 컨포말 CVD 또는 전기화학 시드층(422), 적합하게 구리는 콘택트 또는 비아의 상부를 밀봉할 정도의 두께를 초과하지 않은 바람직한 두께로 접착 금속층(421)상에 증착된다.
한 실시예에서, 배리어층(416)은 또한 산화를 방지하여 응집을 방지하는 상태하에서 증착될 수 있다. 이런 상태하에서, 배리어층(416)은 약 10000 와트이하, 적합하게 약 2500 와트와 약 5000 와트의 전력 레벨사이로 PVD 챔버에 전력을 전달함으로써 증착되며, PVD 챔버는 약 1토르 이하, 적합하게 약 10 내지 약 60밀리토르의 압력에서 유지되며, 기판은 약 450℃, 적합하게 약 250℃, 가장 적합하게 0℃ 이하의 온도에서 유지된다.
지금 도 5를 참조하면, 비아(414)는 도 4의 시드층(422)상에 증착된, 구리와 같은 금속층(423)의 전기 화학 증착에 의해 채워진다. 보이드 없는 충전물(424)은 시드층(422)상에 금속층(423)의 전기 화학 증착을 가져올 것이다. 피쳐의 충전 후, 충전물(424)의 상부면(426)은 화학/기계 폴리싱과 같은 것에 의해 거의 평탄화된다.
층의 증착의 상술한 응집 문제는 주로 증착동안 온도에 좌우된다. 증착 동안 높은 온도는 배리어와 접착층의 산화를 야기할 수 있다. 이들 층의 산화는 PVD와 CVD 구리의 탈습을 확실히 야기하며 통상적으로 바람직한 경계면 성질을 보다 나쁘게 하며 저 접착 강도, 전기 콘택트 및 마이크로보이드를 야기할 수 있다. 증착 온도의 제어는 높은 개구비 피쳐의 보다 양호한 적용범위를 야기할 것이다.
주로, 증착 동안 얻은 온도는 증착 동안 기판 가열, 특히 플라즈마 가열, 이온 충돌 및 증착 프로세스 동안에 가해진 바이어스 전력에 의한 기판 가열과 관련 있다. 가해진 바이어스 전력 및 이온 충돌은 증착 종의 동적 에너지를 초래하며, 이것은 핵생성후 열로 변환된다. 그러므로, 성장하는 필름의 온도는 기판 온도, 프로세스 압력, PVD 증착 동안 타겟에 가해진 전력과 또한 가해진 바이어스 전력을 변경함으로써 제어될 수 있다.
따라서, 여기서 기술한 발명은 증착 프로세스의 온도를 제어하는데 있다. PVD 프로세스 챔버는 양호하게 0℃ 이하로 기판 페데스탈을 냉각시킬 수 있는 기판 페데스탈 냉각 기구를 포함한다. 추가로, 기판 페데스탈은 기판둘레로 흐르는 가스를 제공하여 접착층의 증착동안 프로세스 가스를 냉각하는 대류성 매체를 제공하는, 페데스탈에 연결된 후측면 가스 소오스를 포함한다.
냉각 기구는 기판이 약 450℃, 적합하게 약 250℃, 가장 적합하게 0℃ 이하로 냉각될 때 접착층의 효과적인 증착을 허용한다.
증착 프로세스는 약 1토르 정도, 적합하게 약 10 내지 60밀리토르로 프로세스 압력으로 작동한다. 보다 높은 압력에서, 충돌용 평균 자유 통로는 감소되어 이온 충돌이 감소되고 온도가 낮게 될 수 있다.
증착 프로세스에 가해진 전력은 증착 동안 통상적인 작동 전력 약 10000 와트이하, 적합하게 약 2500 와트와 약 5000 와트 사이로 감소된다. 가해진 전력이 낮으면 보다 양호한 스텝 적용범위를 야기하며, 생성된 스퍼터 종사이의 충돌이 감소되어 매우 수직인 증착을 제공한다. 결국, PVD 챔버는 증착전에 추가의 냉각을 허용하도록 기판과 기판 타겟사이의 보다 큰 거리를 허용하는 롱 드로우 PVD 또는 이와 유사한 챔버일 수 있다.
상술한 설명은 본 발명의 양호한 실시예에 관한 것이지만, 본 발명의 다른 및 추가의 실시예는 본 발명의 기본 범주로부터 벗어나지 않고 발명될 수 있다. 본 발명의 범주는 첨부의 청구범위에 의해서 결정된다.
본 발명은 기판 온도, 챔버압, 및/또는 증착 챔버에 전달된 전력을 제어함으로써 시드층을 증착하기 전 배리어층 상에 응집 없이 연속적으로 또는 반연속적으로 접착층을 증착하는 단계를 포함한다. 접착층의 증착은 증착층의 응집과 높은 개구비의 피쳐내의 보이드의 형성을 야기하는 층박리를 방지한다.

Claims (10)

  1. 기판 처리 방법에 있어서,
    a) 상기 기판상에 배리어층을 증착하는 단계와,
    b) 상기 배리어층상에 접착층을 증착하는 단계와,
    c) 상기 접착층상에 금속 시드층을 증착하는 단계를 포함하는 방법.
  2. 제 1항에 있어서, 상기 배리어층은 티타늄, 질화티타늄, 탄탈, 질화탄탈, 텅스텐, 질화텅스텐 및 이들의 조합물의 그룹으로부터 선택된 금속인 방법.
  3. 제 1항에 있어서, 상기 배리어층을 약 10밀리토르 내지 약 60밀리토르의 압력과 약 1000와트 내지 약 5000와트의 전력 레벨과 약 250℃ 이하의 기판 온도를 가지는 물리 기상 증착 챔버내에서 타겟을 스퍼터링함으로써 증착하는 방법.
  4. 제 1항에 있어서, 상기 접착층을 약 10000와트 이하의 전력 레벨로 물리 기상 증착에 의해 증착하는 방법.
  5. 제 1항에 있어서, 상기 접착층을 약 1토르 이하의 압력에서 증착하는 방법.
  6. 제 1항에 있어서, 상기 접착층을 약 250℃ 이하의 기판 온도에서 증착하는 방법.
  7. 제 1항에 있어서, 상기 접착층은 구리, 백금, 금, 니켈, 몰리브덴, 텅스텐 및 이들의 조합물로 이루어진 그룹으로부터 선택된 금속인 방법.
  8. 제 1항에 있어서, 상기 접착층을 약 10밀리토르 내지 약 60밀리토르의 압력과 약 1000와트 내지 약 5000와트의 전력 레벨과 약 250℃ 이하의 기판 온도를 가지는 물리 기상 증착 챔버내에서 타겟을 스퍼터링함으로써 증착하는 방법.
  9. 제 1항에 있어서, 상기 금속 시드층상에 도전성 금속층을 증착하는 단계를 더 포함하는 방법.
  10. 제 9항에 있어서, 상기 금속 시드층은 화학 기상 증착 또는 전기화학 증착에 의해 증착된 구리를 포함하며, 상기 도전성 금속층은 구리를 포함하며 전기도금 기술에 의해 증착되어지는 방법.
KR1020000039865A 1999-07-12 2000-07-12 배리어층에 시드층의 연속, 불응집 접착 방법 KR20010029929A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14336399P 1999-07-12 1999-07-12
US60/143,363 1999-07-12

Publications (1)

Publication Number Publication Date
KR20010029929A true KR20010029929A (ko) 2001-04-16

Family

ID=22503748

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000039865A KR20010029929A (ko) 1999-07-12 2000-07-12 배리어층에 시드층의 연속, 불응집 접착 방법

Country Status (5)

Country Link
US (1) US6627542B1 (ko)
EP (1) EP1069612A3 (ko)
JP (1) JP2001068433A (ko)
KR (1) KR20010029929A (ko)
TW (1) TW495912B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048295B2 (en) 2012-10-30 2015-06-02 Mitsubishi Electric Corporation Method of manufacturing semiconductor device

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6924226B2 (en) * 1999-10-02 2005-08-02 Uri Cohen Methods for making multiple seed layers for metallic interconnects
US7105434B2 (en) * 1999-10-02 2006-09-12 Uri Cohen Advanced seed layery for metallic interconnects
US6610151B1 (en) * 1999-10-02 2003-08-26 Uri Cohen Seed layers for interconnects and methods and apparatus for their fabrication
US6489231B1 (en) * 2001-07-17 2002-12-03 Lsi Logic Corporation Method for forming barrier and seed layer
US6696355B2 (en) * 2000-12-14 2004-02-24 Ovonyx, Inc. Method to selectively increase the top resistance of the lower programming electrode in a phase-change memory
US20020074658A1 (en) * 2000-12-20 2002-06-20 Chien Chiang High-resistivity metal in a phase-change memory cell
US6869515B2 (en) * 2001-03-30 2005-03-22 Uri Cohen Enhanced electrochemical deposition (ECD) filling of high aspect ratio openings
JP4169950B2 (ja) * 2001-05-18 2008-10-22 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
CN1326216C (zh) * 2003-12-30 2007-07-11 中芯国际集成电路制造(上海)有限公司 一种避免漩涡效应缺陷的方法
US20060252254A1 (en) * 2005-05-06 2006-11-09 Basol Bulent M Filling deep and wide openings with defect-free conductor
CN100578743C (zh) * 2005-12-02 2010-01-06 株式会社爱发科 Cu膜的形成方法
US8791018B2 (en) * 2006-12-19 2014-07-29 Spansion Llc Method of depositing copper using physical vapor deposition
US20080242088A1 (en) * 2007-03-29 2008-10-02 Tokyo Electron Limited Method of forming low resistivity copper film structures
US7704879B2 (en) * 2007-09-27 2010-04-27 Tokyo Electron Limited Method of forming low-resistivity recessed features in copper metallization
US7884012B2 (en) * 2007-09-28 2011-02-08 Tokyo Electron Limited Void-free copper filling of recessed features for semiconductor devices
US7727890B2 (en) * 2007-12-10 2010-06-01 International Business Machines Corporation High aspect ratio electroplated metal feature and method
US20090179328A1 (en) * 2008-01-14 2009-07-16 International Business Machines Corporation Barrier sequence for use in copper interconnect metallization
US8252690B2 (en) * 2008-02-14 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. In situ Cu seed layer formation for improving sidewall coverage
US7704886B2 (en) * 2008-02-14 2010-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-step Cu seed layer formation for improving sidewall coverage
US8247030B2 (en) * 2008-03-07 2012-08-21 Tokyo Electron Limited Void-free copper filling of recessed features using a smooth non-agglomerated copper seed layer
US7919409B2 (en) * 2008-08-15 2011-04-05 Air Products And Chemicals, Inc. Materials for adhesion enhancement of copper film on diffusion barriers
US8399353B2 (en) * 2011-01-27 2013-03-19 Tokyo Electron Limited Methods of forming copper wiring and copper film, and film forming system
US8518818B2 (en) 2011-09-16 2013-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Reverse damascene process
KR101427140B1 (ko) 2013-03-29 2014-08-07 한국생산기술연구원 고종횡비 비아에 씨드 레이어를 형성시키는 방법
GB201402399D0 (en) * 2014-02-12 2014-03-26 Univ York Alloy crystallisation method
CN111987140A (zh) * 2019-05-21 2020-11-24 世界先进积体电路股份有限公司 基底及其制造方法
WO2023043608A1 (en) * 2021-09-14 2023-03-23 Corning Incorporated Methods and apparatus for manufacturing an electronic apparatus

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3063506D1 (en) 1979-08-31 1983-07-07 Fujitsu Ltd A tantalum thin film capacitor and process for producing the same
US4760369A (en) 1985-08-23 1988-07-26 Texas Instruments Incorporated Thin film resistor and method
US4649625A (en) 1985-10-21 1987-03-17 International Business Machines Corporation Dynamic memory device having a single-crystal transistor on a trench capacitor structure and a fabrication method therefor
US5225363A (en) 1988-06-28 1993-07-06 Texas Instruments Incorporated Trench capacitor DRAM cell and method of manufacture
KR930011538B1 (ko) 1991-07-16 1993-12-10 한국과학기술연구원 실리콘 반도체소자의 금속배선 형성용 텅스텐 질화박막 증착방법
US5142438A (en) 1991-11-15 1992-08-25 Micron Technology, Inc. Dram cell having a stacked capacitor with a tantalum lower plate, a tantalum oxide dielectric layer, and a silicide buried contact
US5354712A (en) 1992-11-12 1994-10-11 Northern Telecom Limited Method for forming interconnect structures for integrated circuits
JP2786071B2 (ja) 1993-02-17 1998-08-13 日本電気株式会社 半導体装置の製造方法
US5356836A (en) * 1993-08-19 1994-10-18 Industrial Technology Research Institute Aluminum plug process
JP2679599B2 (ja) 1993-12-02 1997-11-19 日本電気株式会社 半導体装置の製造方法
JPH07161813A (ja) * 1993-12-08 1995-06-23 Nec Corp 半導体装置の製造方法
US20020033533A1 (en) * 1994-11-14 2002-03-21 Marvin Liao Interconnect structure for use in an integrated circuit
US5523259A (en) * 1994-12-05 1996-06-04 At&T Corp. Method of forming metal layers formed as a composite of sub-layers using Ti texture control layer
US5614437A (en) 1995-01-26 1997-03-25 Lsi Logic Corporation Method for fabricating reliable metallization with Ta-Si-N barrier for semiconductors
JP3127348B2 (ja) 1995-02-27 2001-01-22 エルジイ・セミコン・カンパニイ・リミテッド 凹凸の表面形状を有するタングステン膜を用いた半導体装置の製造方法
US5877087A (en) * 1995-11-21 1999-03-02 Applied Materials, Inc. Low temperature integrated metallization process and apparatus
US5717628A (en) 1996-03-04 1998-02-10 Siemens Aktiengesellschaft Nitride cap formation in a DRAM trench capacitor
JP2924785B2 (ja) * 1996-04-25 1999-07-26 日本電気株式会社 磁気抵抗効果素子薄膜及びその製造方法
US5677238A (en) * 1996-04-29 1997-10-14 Chartered Semiconductor Manufacturing Pte Ltd Semiconductor contact metallization
KR100215846B1 (ko) 1996-05-16 1999-08-16 구본준 반도체장치의 배선형성방법
US5633200A (en) 1996-05-24 1997-05-27 Micron Technology, Inc. Process for manufacturing a large grain tungsten nitride film and process for manufacturing a lightly nitrided titanium salicide diffusion barrier with a large grain tungsten nitride cover layer
TW402778B (en) * 1996-07-12 2000-08-21 Applied Materials Inc Aluminum hole filling using ionized metal adhesion layer
US5913147A (en) * 1997-01-21 1999-06-15 Advanced Micro Devices, Inc. Method for fabricating copper-aluminum metallization
US5933758A (en) * 1997-05-12 1999-08-03 Motorola, Inc. Method for preventing electroplating of copper on an exposed surface at the edge exclusion of a semiconductor wafer
US6069068A (en) * 1997-05-30 2000-05-30 International Business Machines Corporation Sub-quarter-micron copper interconnections with improved electromigration resistance and reduced defect sensitivity
US6140228A (en) * 1997-11-13 2000-10-31 Cypress Semiconductor Corporation Low temperature metallization process
US6140234A (en) * 1998-01-20 2000-10-31 International Business Machines Corporation Method to selectively fill recesses with conductive metal
US6197688B1 (en) * 1998-02-12 2001-03-06 Motorola Inc. Interconnect structure in a semiconductor device and method of formation
US5981382A (en) * 1998-03-13 1999-11-09 Texas Instruments Incorporated PVD deposition process for CVD aluminum liner processing
US6140236A (en) * 1998-04-21 2000-10-31 Kabushiki Kaisha Toshiba High throughput A1-Cu thin film sputtering process on small contact via for manufacturable beol wiring
JP3187011B2 (ja) * 1998-08-31 2001-07-11 日本電気株式会社 半導体装置の製造方法
US6184137B1 (en) * 1998-11-25 2001-02-06 Applied Materials, Inc. Structure and method for improving low temperature copper reflow in semiconductor features
US6187670B1 (en) * 1998-12-02 2001-02-13 Advanced Micro Devices, Inc. Multi-stage method for forming optimized semiconductor seed layers
TW409356B (en) * 1999-03-11 2000-10-21 United Microelectronics Corp Manufacture method of inner connects
US6037258A (en) * 1999-05-07 2000-03-14 Taiwan Semiconductor Manufacturing Company Method of forming a smooth copper seed layer for a copper damascene structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048295B2 (en) 2012-10-30 2015-06-02 Mitsubishi Electric Corporation Method of manufacturing semiconductor device

Also Published As

Publication number Publication date
EP1069612A3 (en) 2003-05-14
TW495912B (en) 2002-07-21
JP2001068433A (ja) 2001-03-16
EP1069612A2 (en) 2001-01-17
US6627542B1 (en) 2003-09-30

Similar Documents

Publication Publication Date Title
KR20010029929A (ko) 배리어층에 시드층의 연속, 불응집 접착 방법
US6328871B1 (en) Barrier layer for electroplating processes
US7700474B2 (en) Barrier deposition using ionized physical vapor deposition (iPVD)
KR100843514B1 (ko) 구리 스퍼터링용 자기-이온화 플라즈마
US6399479B1 (en) Processes to improve electroplating fill
US6562715B1 (en) Barrier layer structure for copper metallization and method of forming the structure
US7645696B1 (en) Deposition of thin continuous PVD seed layers having improved adhesion to the barrier layer
US6217721B1 (en) Filling narrow apertures and forming interconnects with a metal utilizing a crystallographically oriented liner layer
US9062372B2 (en) Self-ionized and capacitively-coupled plasma for sputtering and resputtering
US6432819B1 (en) Method and apparatus of forming a sputtered doped seed layer
US6033541A (en) Deposition process for coating or filling re-entry shaped contact holes
KR100365643B1 (ko) 반도체 장치의 다마신 배선 형성 방법 및 그에 의해형성된 다마신 배선 구조체
US6238533B1 (en) Integrated PVD system for aluminum hole filling using ionized metal adhesion layer
US6297147B1 (en) Plasma treatment for ex-situ contact fill
JPH1154458A (ja) メタライゼーション構造体
US8765596B1 (en) Atomic layer profiling of diffusion barrier and metal seed layers
KR100501460B1 (ko) 이온화된금속으로부터증착된접착층을사용한반도체구조물내의홀충전방법
WO2007041469A2 (en) A method for a metallic dry-filling process
US20020093101A1 (en) Method of metallization using a nickel-vanadium layer
US6716733B2 (en) CVD-PVD deposition process
US6268284B1 (en) In situ titanium aluminide deposit in high aspect ratio features
US7642201B2 (en) Sequential tantalum-nitride deposition

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid