KR20010025874A - Multi-chip semiconductor package - Google Patents

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강선원
송영희
안미현
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윤종용
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Abstract

PURPOSE: A semiconductor package with multi-chip is provided to execute a wire bonding without breakage of an upper chip regardless of the chip size. CONSTITUTION: An adhesive(240) is applied between bonding pads to attach a lower chip(220) on a PCB(Printed Circuit Board)(210). The lower chip(220) is attached between the bonding pads. The bonding pad is wire bound with the bonding pad on the lower chip(220) by a wire bounder(262). An epoxy filler(250) is formed in the space between the lower chip(220) and an upper chip(230) on the PCB(210). After spreading the epoxy filler(250) and the adhesive(240) on the lower chip(220), the upper chip(230) is die attached. Wire bounder connects the bonding pad of the upper chip(230) and the bonding pad of the PCB(210) using a wire(264). Encapsulation is executed to cover the upper chip(230) using an epoxy molding compound. Solder ball(280) is stuck on the solder ball pad(217) at the backside of the PCB(210).

Description

멀티 칩 반도체 패키지{Multi-chip semiconductor package}Multi-chip semiconductor package

본 발명은 멀티 칩 반도체 패키지에 관한 것으로, 특히 적어도 2 개 이상의 반도체 칩의 크기가 같거나, 2 개 이상의 반도체 칩중 상부에 위치한 반도체 칩의 크기가 크도록 적층된 멀티 칩 반도체 패키지 및 그 제조 방법에 관한 것이다.The present invention relates to a multi-chip semiconductor package, and more particularly, to a multi-chip semiconductor package and a method of manufacturing the multilayer chip so that the size of at least two or more semiconductor chips are the same, or the semiconductor chip located on top of the two or more semiconductor chips is larger It is about.

최근 들어 급속한 기술 개발이 진행되고 있는 반도체 산업에 의하여 생산된 반도체 제품은 다른 대부분의 산업의 기술 개발의 촉진을 가져와 산업상 또는 일생활에 꼭 필수적인 제품의 크기는 더욱 작게 하면서도 성능은 향상되도록 하는 역할을 하고 있다.The semiconductor products produced by the semiconductor industry, which is rapidly progressing in recent years, promote the development of technology in most other industries, thereby improving the performance while reducing the size of products essential for industrial or daily life. Doing

최근에는 반도체 소자가 고밀도로 집적된 고집적 반도체 패키지의 전체 크기가 반도체 칩의 크기의 120%에 근접하는 이른 바 "칩 스케일 패키지"가 개발되어 반도체 패키지에 큰 변화를 가져왔고, 더욱이 최근 이른 바 "멀티 칩 반도체 패키지"라 불리우며, 하나의 반도체 패키지 내부에 적어도 2 개 이상의 반도체 칩이 내장되어 반도체 패키지의 성능이 동일 크기를 갖으면서도 배가되도록 한 반도체 제품이 개발되는 등 반도체 패키지의 기술 개발이 크게 진보된 바 있다.Recently, a so-called "chip scale package" has been developed in which the total size of a highly integrated semiconductor package in which semiconductor devices are integrated at a high density is approaching 120% of the size of the semiconductor chip, which has made a big change in the semiconductor package. "Multi-chip semiconductor package", the development of semiconductor package technology, such as the development of a semiconductor product in which at least two semiconductor chips are embedded in one semiconductor package to double the performance of the semiconductor package with the same size It has been.

도 1a 내지 도 1f에는 종래 멀티 칩 반도체 패키지를 제작하는 과정이 소개되고 있는 바, 멀티 칩 반도체 패키지를 제작하기 위해서는 도 1a에 도시된 바와 같이 상면에 본딩 패드(10)가 형성되고, 하면에는 본딩 패드(10)와 전기적으로 연결된 솔더볼 패드(20)가 형성된 인쇄회로 기판(30)을 필요로 한다.1A to 1F, a process of manufacturing a conventional multi-chip semiconductor package is introduced. In order to manufacture a multi-chip semiconductor package, a bonding pad 10 is formed on an upper surface as shown in FIG. 1A, and a bonding surface is formed on a lower surface thereof. The printed circuit board 30 in which the solder ball pad 20 is electrically connected to the pad 10 is required.

이때, 본딩 패드(10)는 도 1c에 도시된 반도체 칩(40)이 인쇄회로기판(30)에 안착되었을 때 외부에 노출되도록 하여야 하는 바, 이는 반도체 칩(40)의 본딩 패드(45)와 인쇄회로기판(30)의 본딩 패드(10)가 와이어에 의하여 와이어 본딩 될 수 있도록 하기 위함이다.In this case, the bonding pad 10 should be exposed to the outside when the semiconductor chip 40 illustrated in FIG. 1C is seated on the printed circuit board 30, which may be bonded to the bonding pad 45 of the semiconductor chip 40. This is to allow the bonding pad 10 of the printed circuit board 30 to be wire bonded by a wire.

도 1b에는 인쇄회로기판(30)에 반도체 칩을 부착(이하, 다이 어탯치라 칭한다)시키기 위해서 인쇄회로기판(30)중 다이 어탯치될 부분에 접착제(50)를 도포한 것이 설명되고 있으며, 도 1c에는 접착제(50)의 상면에 하부 칩(40)이 접착된 것이 도시되고 있다.In FIG. 1B, the adhesive 50 is applied to a portion of the printed circuit board 30 to be die attached in order to attach the semiconductor chip to the printed circuit board 30 (hereinafter referred to as die attach). In FIG. 1C, the lower chip 40 is attached to the upper surface of the adhesive 50.

도 1d에는 하부 칩(40)의 상면에 다시 접착제(60)가 도포된 상태에서 접착제(60)의 상면에 상부 칩(70)이 다이 어탯치된 것이 도시되고 있다.FIG. 1D illustrates that the upper chip 70 is die attached to the upper surface of the adhesive 60 while the adhesive 60 is applied to the upper surface of the lower chip 40.

이처럼, 하부 칩(40)의 상면에 접착된 상부 칩(70)은 하부 칩(40)의 평면적보다 작으면서도 하부 칩(40)의 상면에 형성된 하부 칩(40)의 본딩 패드(45)를 가려서는 안된다.As such, the upper chip 70 bonded to the upper surface of the lower chip 40 covers the bonding pads 45 of the lower chip 40 formed on the upper surface of the lower chip 40 while being smaller than the plane of the lower chip 40. Should not be.

이는 상부 칩(70)의 평면적이 하부 칩(40)의 평면적과 같거나 클 경우 상부 칩(70)이 하부 칩(40)의 본딩 패드(45)를 가려 와이어 본딩이 불가능하고, 와이어 본딩이 가능하다 하더라도 상부 칩(70)을 와이어 본딩할 때 상부 칩(70)의 밑은 빈 공간이기 때문에 와이어 본더에 의한 본딩 압력을 상부 칩(70)이 지지할 수 없어 상부 칩(70)의 깨짐이 발생됨은 물론, 본딩에 필수적인 본딩 온도를 셋팅하기가 매우 어렵기 때문이다.When the planar area of the upper chip 70 is equal to or larger than that of the lower chip 40, the upper chip 70 covers the bonding pads 45 of the lower chip 40 so that wire bonding is impossible and wire bonding is possible. However, when the upper chip 70 is wire bonded, since the bottom of the upper chip 70 is an empty space, the upper chip 70 cannot support the bonding pressure caused by the wire bonder, and thus the upper chip 70 is broken. Of course, it is very difficult to set the bonding temperature necessary for bonding.

이와 같은 이유로 하부 칩(40)보다 상부 칩(70)이 보다 작게 형성된 상태에서, 하부 칩(40)에 접착제(60)를 매개로 부착된 상부 칩(70)과 하부 칩(40)에는 도 1e에 도시된 바와 같이 와이어(80)에 의하여 와이어 본딩이 수행된다.For this reason, in a state where the upper chip 70 is smaller than the lower chip 40, the upper chip 70 and the lower chip 40 attached to the lower chip 40 through the adhesive 60 are illustrated in FIG. 1E. Wire bonding is performed by the wire 80 as shown.

이후, 도 1f에 도시된 바와 같이 몰딩 수지(90)에 의하여 반도체 칩(40,70)을 인캡슐런트하여 멀티 칩 반도체 패키지가 제작된다.Thereafter, as illustrated in FIG. 1F, the multi-chip semiconductor package is manufactured by encapsulating the semiconductor chips 40 and 70 by the molding resin 90.

미설명 도면부호 95는 솔더볼 패드(20)에 어탯치되는 솔더볼이다.Reference numeral 95 is a solder ball attached to the solder ball pad 20.

그러나, 이와 같은 방법에 의하여 제작되는 종래 멀티 칩 반도체 패키지는 와이어 본딩이라는 제약에 의하여 상부 칩(70)의 평면적이 하부 칩(40)의 크기보다 작아야만 하기 때문에 동일한 반도체 칩 2 개 이상을 적층하여 하나의 멀티 칩 반도체 패키지로 제작하기 어렵기 때문에 주로 반도체 칩의 평면적이 다른 메모리 계열 반도체 칩과 메모리 계열이 아닌 비 메모리 계열 반도체 칩을 사용하여야 하는 제약이 따른다.However, since the planar area of the upper chip 70 must be smaller than the size of the lower chip 40 due to the limitation of wire bonding, the conventional multi-chip semiconductor package manufactured by the above method is formed by stacking two or more of the same semiconductor chips. Since it is difficult to manufacture a single multi-chip semiconductor package, there is a limitation that a memory-based semiconductor chip and a non-memory-based semiconductor chip other than a memory-based semiconductor chip having different planar areas of the semiconductor chip are used.

더욱이, 앞서 언급한 방법에 의하여 제작되는 종래 멀티 칩 반도체 패키지는 특성상 하부 칩(40)의 상면에 하부 칩(40)의 평면적보다 큰 상부 칩(70)이 다이 어탯치 될 경우, 상부 칩(70)중 하부 칩(40)에 의하여 지지받지 못하는 부분에는 전단 응력이 크게 걸리게 되고, 전단 응력이 크게 걸리는 부분에 상부 칩(70)에 형성된 본딩 패드가 위치할 경우, 본딩 패드가 와이어 본딩이 될 때, 캐필러리(미도시)의 가압력에 의하여 상부 칩(70)의 전단이 발생하게 되고, 와이어 본딩에 필요한 프리 히팅 시간이 오래 걸리게 되어 인쇄회로기판에 손상이 발생되는 복합적인 문제점을 갖고 있다.In addition, the conventional multi-chip semiconductor package manufactured by the above-described method, when the upper chip 70, which is larger than the planar surface of the lower chip 40 is die-attached on the upper surface of the lower chip 40, the upper chip 70 When the bonding pad formed on the upper chip 70 is located in the portion that is not supported by the lower chip 40, the shear stress is large, when the bonding pad is a wire bonding The shear of the upper chip 70 is generated by the pressing force of the capillary (not shown), and the preheating time required for wire bonding takes a long time, resulting in a complex problem of damage to the printed circuit board.

따라서, 본 발명은 이와 같은 종래 문제점을 감안한 것으로써, 본 발명의 목적은 멀티 칩 반도체 패키지에 사용되는 반도체 칩의 크기가 동일하거나 상부 칩의 크기가 하부 칩의 크기보다 크더라도 상부 칩의 파손없이 와이어 본딩이 수행될 수 있도록 함에 있다.Accordingly, the present invention has been made in view of such a conventional problem, and an object of the present invention is to prevent damage to an upper chip even if the size of the semiconductor chip used in the multi-chip semiconductor package is the same or the size of the upper chip is larger than that of the lower chip. To allow wire bonding to be performed.

본 발명의 다른 목적은 후술될 본 발명의 상세한 설명에 의하여 보다 명확해질 것이다.Other objects of the present invention will become more apparent from the following detailed description of the invention.

도 1a 내지 도 1f는 종래 멀티 칩 반도체 패키지의 제작 과정을 도시한 설명도.1A to 1F are explanatory diagrams showing a manufacturing process of a conventional multi-chip semiconductor package.

도 2는 본 발명에 의한 일실시예를 도시한 평면도.Figure 2 is a plan view showing an embodiment according to the present invention.

도 3은 도 2의 Ⅰ-Ⅰ단면도.3 is a cross-sectional view taken along line II of FIG. 2.

도 4는 본 발명의 다른 실시예를 도시한 평면도.4 is a plan view showing another embodiment of the present invention.

도 5a 또는 도 5b는 도 4를 제작하기 위한 제작 과정을 도시한 설명도.5A or 5B are explanatory diagrams showing a manufacturing process for manufacturing FIG. 4.

도 6은 본 발명의 또다른 실시예를 도시한 평면도.6 is a plan view showing another embodiment of the present invention.

도 7은 도 6의 Ⅱ-Ⅱ 단면도.FIG. 7 is a II-II cross-sectional view of FIG. 6. FIG.

도 8은 본 발명의 또다른 실시예에 의하여 멀티 칩 반도체 패키지의 제작 과정을 도시한 설명도.8 is an explanatory diagram showing a manufacturing process of a multi-chip semiconductor package according to another embodiment of the present invention.

도 9는 완성된 멀티 칩 반도체 패키지를 도시한 개념도.9 is a conceptual diagram illustrating a completed multi-chip semiconductor package.

이와 같은 본 발명의 목적을 달성하기 위한 멀티 칩 반도체 패키지는 상면에 본딩 패드가 형성되고 밑면에 상기 본딩 패드와 연결된 솔더볼 패드가 형성된 베이스 기판과, 적어도 2 개 이상으로 베이스 기판에 어탯치되고 본딩 패드에 와이어 본딩되며 하부에 위치한 반도체 칩의 평면적보다 상부에 위치한 반도체 칩의 평면적보다 큰 반도체 칩들을 포함하며, 상부에 위치한 반도체 칩과 하부에 위치한 반도체 칩의 사이 공간에는 상부에 위치한 반도체 칩을 지지하는 지지수단과, 반도체 칩들을 인캡슐런트하는 인캡슐런트 수지를 포함한다.The multi-chip semiconductor package for achieving the object of the present invention is a base substrate having a bonding pad is formed on the upper surface and the solder ball pad connected to the bonding pad on the bottom, at least two or more attached to the base substrate and bonding pads A semiconductor chip larger than the planar surface of the semiconductor chip located at the upper side of the semiconductor chip located at the upper side of the semiconductor chip. The space between the semiconductor chip located at the upper side and the semiconductor chip located at the bottom supports the semiconductor chip located at the upper side. And support means and an encapsulant resin encapsulating the semiconductor chips.

이하, 본 발명에 의한 멀티 칩 반도체 패키지를 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, the multi-chip semiconductor package according to the present invention will be described with reference to the accompanying drawings.

첨부된 도 2 또는 도 3에는 본 발명의 일실시예가 도시되어 있다.2 or 3, an embodiment of the present invention is shown.

도 2는 인캡슐런트 부분이 제거된 멀티 칩 반도체 패키지의 평면도이고, 도 3은 도 2의 Ⅰ-Ⅰ의 단면도이다.2 is a plan view of a multi-chip semiconductor package with the encapsulant portion removed, and FIG. 3 is a cross-sectional view of the II of FIG. 2.

첨부된 도면을 참조하면, 본 발명에 의한 멀티 칩 반도체 패키지(200)는 전체적으로 보아 인쇄회로기판(210), 적어도 2 개 이상의 반도체 칩(220,230), 접착제(240), 에폭시 필러(epoxy filler;250), 와이어(260), 인캡슐런트 수지(270), 솔더볼(280)로 구성된다.Referring to the accompanying drawings, the multi-chip semiconductor package 200 according to the present invention is a printed circuit board 210, at least two or more semiconductor chips 220, 230, adhesive 240, epoxy filler (250) as a whole ), A wire 260, an encapsulant resin 270, and a solder ball 280.

보다 구체적으로, 인쇄회로기판(210)의 앞면 중 대향하는 2 개의 에지(edge)에는 본딩 패드(215)가 일렬로 복수개가 형성되며, 인쇄회로기판(210)의 후면에는 본딩 패드(215)와 전기적으로 연결된 솔더볼 패드(217)가 형성된다.More specifically, a plurality of bonding pads 215 are formed on two opposite edges of the front surface of the printed circuit board 210 in a row, and the bonding pads 215 and the back surface of the printed circuit board 210 are formed. An electrically connected solder ball pad 217 is formed.

이와 같이 형성된 인쇄회로기판(210)의 본딩 패드(215)와 본딩 패드(215)의 사이에는 하부 칩(220)이 접착된다. 하부 칩(220)의 본딩 패드(미도시)는 인쇄회로기판(210)의 본딩 패드(215)와 와이어 본더에 의하여 와이어로 와이어 본딩된다.The lower chip 220 is bonded between the bonding pads 215 and the bonding pads 215 of the printed circuit board 210 formed as described above. The bonding pads (not shown) of the lower chip 220 are wire bonded to the wires by the bonding pads 215 and the wire bonders of the printed circuit board 210.

하부 칩(220)의 상면에는 상부 칩(230)을 접착하기 위한 접착제(240)가 도포되고, 접착제(240)에는 상부 칩(230)이 안착된다.An adhesive 240 for adhering the upper chip 230 is applied to the upper surface of the lower chip 220, and the upper chip 230 is seated on the adhesive 240.

이때, 하부 칩(220)은 상부 칩(230)의 폭보다 넓은 폭을 갖지만 길이는 상부 칩(230)의 길이보다 짧은 길이를 갖는다.At this time, the lower chip 220 has a width wider than the width of the upper chip 230, but the length is shorter than the length of the upper chip 230.

이때, 상부 칩(230)의 하부에는 하부 칩(220)에 의하여 지지되지 않는 빈 공간이 형성될 수밖에 없는 바, 이 상부 칩(230)의 하부에 형성된 빈 공간에는 소정 면적 및 소정 높이을 갖도록 에폭시 수지가 도포되는 바, 이를 에폭시 필러(250)라 정의하기로 한다.In this case, an empty space that is not supported by the lower chip 220 may be formed below the upper chip 230. An epoxy resin may have a predetermined area and a predetermined height in the empty space formed below the upper chip 230. Is applied, it will be defined as an epoxy filler 250.

이때, 에폭시 필러(250)는 하부 칩(220)의 본딩 패드(미도시)와 인쇄회로기판(210)의 본딩 패드(215)를 전기적으로 연결하고 있는 와이어(262,264)를 감싸도록하면서, 상부 칩(230)이 지지되도록 하는 역할을 한다.In this case, the epoxy filler 250 wraps the wires 262 and 264 electrically connecting the bonding pads (not shown) of the lower chip 220 and the bonding pads 215 of the printed circuit board 210 to each other. 230 serves to be supported.

이후, 상부 칩(230)에 형성된 본딩 패드(미도시)와 인쇄회로기판(210)에 형성된 본딩 패드(215)는 와이어 본더에 의하여 와이어 본딩되고, 상부 칩(230)이 덮히도록 몰드 수지(270)에 의하여 인캡슐런트된 후 인쇄회로기판(210)에 형성된 솔더볼 패드(217)에는 솔더볼(280)이 안착된다.Subsequently, the bonding pads (not shown) formed on the upper chip 230 and the bonding pads 215 formed on the printed circuit board 210 are wire bonded by a wire bonder, and the mold resin 270 to cover the upper chip 230. The solder ball 280 is seated on the solder ball pad 217 formed on the printed circuit board 210 after being encapsulated.

이와 같이 구성된 도 2, 도 3에 형성된 멀티 칩 반도체 패키지(200)의 제작 방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.A method of fabricating the multi-chip semiconductor package 200 formed in FIG. 2 and FIG. 3 configured as described above will be described with reference to the accompanying drawings.

먼저, 앞서 설명한 인쇄회로기판(210)에 하부 칩(220)을 어탯치 하기 위하여 인쇄회로기판(210)에 형성된 본딩 패드(215)와 본딩 패드(215)의 사이에 접착제(240)를 도포한 후, 본딩 패드(215)와 본딩 패드(215) 사이에 하부 칩(220)을 다이 어탯치한다.First, in order to attach the lower chip 220 to the printed circuit board 210 described above, an adhesive 240 is applied between the bonding pad 215 formed on the printed circuit board 210 and the bonding pad 215. Afterwards, the lower chip 220 is die attached between the bonding pad 215 and the bonding pad 215.

이후, 본딩 패드(215)와 하부 칩(220)의 상면에 형성된 본딩 패드(미도시)를 와이어 본더에 의하여 와이어 본딩한다.Thereafter, the bonding pads 215 and the bonding pads (not shown) formed on the upper surface of the lower chip 220 are wire bonded by a wire bonder.

이후, 하부 칩(220)의 본딩 패드와 인쇄회로기판(210)의 본딩 패드(215)를 전기적으로 연결한 와이어(262)가 감싸여지도록 함과 동시에 하부 칩(220)보다 큰 상부 칩(230)에 의하여 상부 칩(230)의 하부에 빈 공간이 형성되지 않도록 에폭시 수지를 도포하여 에폭시 필러(250)를 인쇄회로기판(210)에 형성한다.Thereafter, the wire 262 electrically connecting the bonding pad of the lower chip 220 and the bonding pad 215 of the printed circuit board 210 is wrapped, and at the same time, the upper chip 230 larger than the lower chip 220. The epoxy filler 250 is formed on the printed circuit board 210 by applying an epoxy resin so that an empty space is not formed below the upper chip 230.

이후, 에폭시 필러(250)와 접착제(240)가 도포된 하부 칩(220)의 상면에 상부 칩(230)을 다이 어탯치한 후, 상부 칩(230)의 본딩 패드(미도시)와 인쇄회로기판(210)의 본딩 패드(215)가 와이어 본더에 의하여 와이어(264)로 와이어 본딩되도록 한다.Thereafter, after attaching the upper chip 230 to the upper surface of the lower chip 220 to which the epoxy filler 250 and the adhesive 240 are applied, the bonding pad (not shown) and the printed circuit board of the upper chip 230 are attached. Bonding pad 215 of 210 is wire bonded to wire 264 by a wire bonder.

이후, 에폭시 몰딩 컴파운드로 상부 칩(230)이 덮혀지도록 인캡슐런트를 수행한 후 인쇄회로기판(215)의 뒷면에 형성된 솔더볼 패드(217)에 솔더볼(280)이 어탯치되도록 하여 멀티 칩 반도체 패키지(200)를 제작한다.After encapsulating the upper chip 230 with the epoxy molding compound, the solder ball 280 is attached to the solder ball pad 217 formed on the back side of the printed circuit board 215. Produce 200.

도 2, 도 3의 실시예는 상,하부 칩(220,230)의 본딩 패드와 인쇄회로기판(210)의 본딩 패드(215)가 같은 방향일 때, 매우 유리한 효과를 얻을 수 있다.2 and 3, when the bonding pads of the upper and lower chips 220 and 230 and the bonding pads 215 of the printed circuit board 210 are in the same direction, a very advantageous effect can be obtained.

그러나, 경우에 따라서는 도 4, 도 5a, 도 5b에 도시된 바와 같이 인쇄회로기판(310)에 형성된 본딩 패드(315)가 쿼드 플랫 패키지와 같이 인쇄회로기판(310)의 사방에 형성되고, 인쇄회로기판(310)에 부착되는 상부 칩(330), 하부 칩(320)의 본딩 패드(335,325)가 양단에만 형성되어 있을 경우, 상부 칩(330)과 하부 칩(320)은 도 3, 도 4에 도시된 바와 같이 직각을 이룰 수 밖에 없게 된다.However, in some cases, as illustrated in FIGS. 4, 5A, and 5B, the bonding pads 315 formed on the printed circuit board 310 are formed on all sides of the printed circuit board 310 like the quad flat package. When the upper chip 330 and the bonding pads 335 and 325 of the lower chip 320 attached to the printed circuit board 310 are formed only at both ends, the upper chip 330 and the lower chip 320 are illustrated in FIG. 3 and FIG. As shown in 4, the right angle is bound.

이와 같은 상태에서는 상부 칩(330), 하부 칩(320)이 동일한 크기를 갖으면서 정사각형이 아닌 이상 하부 칩(320)의 상면에 접착되는 상부 칩(330)의 밑면중 일부에는 필연적으로 빈 공간이 형성된다.In this state, the upper chip 330 and the lower chip 320 have the same size, and a portion of the bottom surface of the upper chip 330 that is bonded to the upper surface of the lower chip 320 is not necessarily square, so that an empty space is inevitable. Is formed.

이와 같은 상태 즉, 하부 칩(320)의 상면에 상부 칩(330)이 올려진 상태에서 상부 칩(330)의 하부의 일부에 빈 공간이 형성된 상태에서 와이어 본딩이 수행될 때, 캐필러리(미도시)에 의하여 가해지는 가압력에 의하여 상부 칩(330)의 빈번한 파손이 발생된다.In this state, that is, when wire bonding is performed in a state where an empty space is formed in a part of the lower part of the upper chip 330 while the upper chip 330 is placed on the upper surface of the lower chip 320, the capillary ( Frequent breakage of the upper chip 330 occurs due to the pressing force applied by the not shown.

이와 같이 와이어 본딩 공정중 상부 칩(330)의 파손을 방지하기 위해서 인쇄회로기판(310)에 하부 칩(320)을 접착제(340)에 의하여 다이 어탯치한 후, 하부 칩(320)과 인쇄회로기판(310)의 본딩 패드(315)를 와이어 본더에 의하여 와이어 본딩 한다.As such, after attaching the lower chip 320 to the printed circuit board 310 by the adhesive 340 in order to prevent damage to the upper chip 330 during the wire bonding process, the lower chip 320 and the printed circuit board are attached. The bonding pad 315 of 310 is wire bonded by a wire bonder.

이후, 상부 칩(330)의 하부에 빈 공간이 형성될 부분에 에폭시 몰딩 수지에 의한 에폭시 필러(350)를 형성하여 상부 칩(330)이 견고하게 지지되도록 한다.Subsequently, an epoxy filler 350 formed of an epoxy molding resin is formed on a portion where an empty space is to be formed below the upper chip 330 so that the upper chip 330 is firmly supported.

이후, 하부 칩(320)의 상면에 접착제(390)를 도포한 후, 상부 칩(330)을 다이 어탯치 한다.Thereafter, the adhesive 390 is applied to the upper surface of the lower chip 320, and then die attaches the upper chip 330.

이어서, 상부 칩(390)에 형성된 본딩 패드와 인쇄회로기판(310)에 형성된 본딩 패드(315)를 와이어 본더에 의하여 와이어(360)로 와이어 본딩 한 후, 상부 칩(390)의 상부가 감싸여지도록 에폭시 몰딩 수지로 인캡슐런트를 수행한 후, 인쇄회로기판(310)의 후면에 형성된 솔더볼 패드(317)에 솔더볼(380)을 안착하여 멀티 칩 반도체 패키지(300)를 제작한다.Subsequently, after wire bonding the bonding pads formed on the upper chip 390 and the bonding pads 315 formed on the printed circuit board 310 to the wire 360 by a wire bonder, the upper portion of the upper chip 390 is wrapped. After encapsulating the epoxy molding resin, the solder ball 380 is seated on the solder ball pad 317 formed on the rear surface of the printed circuit board 310 to manufacture the multi-chip semiconductor package 300.

미설명 도면부호 370은 에폭시 몰딩 수지이다.Unexplained reference numeral 370 is an epoxy molding resin.

앞서 도 2 내지 도 5에 도시된 실시예는 하부 칩(220,320)을 인쇄회로기판(210,310)에 어탯치, 와이어 본딩을 수행한 후, 하부 칩(220,320)의 상면에 하부 칩(220,320)보다 큰 면적을 갖는 상부 칩(230,330)을 부착시키기 이전에 상부 칩(230,330)의 하부중 일부에 빈 공간이 형성되지 않도록 에폭시 필러(250,350)가 형성된 것이 도시되어 있지만, 도 6 또는 도 7에는 본 발명의 또다른 실시예가 제공되고 있다.2 to 5, after attaching and bonding the lower chips 220 and 320 to the printed circuit boards 210 and 310, the lower chips 220 and 320 are larger than the lower chips 220 and 320 on the upper surfaces of the lower chips 220 and 320. Although the epoxy fillers 250 and 350 are formed before the upper chips 230 and 330 having the area are attached, some of the lower portions of the upper chips 230 and 330 are not formed. However, FIG. 6 or FIG. Another embodiment is provided.

도 6 또는 도 7의 실시예는 인쇄회로기판(410)의 상면에 부착된 하부 칩(420)에 와이어 본딩이 종료된 상태에서 하부 칩(420)의 상면에 하부 칩(420)의 폭보다 넓은 폭을 갖고, 하부 칩(420)의 길이보다는 짧은 길이를 갖는 형상을 갖는 상부 칩(430)이 부착되는 경우에 해당한다.6 or 7 is wider than the width of the lower chip 420 on the upper surface of the lower chip 420 in the state that the wire bonding is terminated to the lower chip 420 attached to the upper surface of the printed circuit board 410. This corresponds to the case where the upper chip 430 having a width and having a shape having a length shorter than that of the lower chip 420 is attached.

이와 같은 경우, 인쇄회로기판(410)을 제작하는 과정에서 인쇄회로기판(410)에는 상부 칩(430)의 하부에 형성된 빈 공간을 지지할 수 있도록 에폭시 댐(epoxy dam;450)이 형성된다.In this case, an epoxy dam 450 is formed in the printed circuit board 410 to support an empty space formed under the upper chip 430 in the process of manufacturing the printed circuit board 410.

이와 같은 에폭시 댐(450)이 인쇄회로기판(410)에 형성되어 있을 경우 앞서 설명한 실시예에 비하여 반도체 패키지 제작 공정 및 제작 시간이 크게 감소될 수 있는 바, 앞서 설명한 2 가지 실시예에 비하여 에폭시 필러(250,350) 도포 및 에폭시 필러(250,350)가 소정 강도를 갖도록 경화되는데 소요되는 시간이 크게 감소되기 때문이다.When the epoxy dam 450 is formed on the printed circuit board 410, the semiconductor package fabrication process and manufacturing time may be significantly reduced as compared to the above-described embodiment. This is because the time required for application of the (250,350) and curing of the epoxy fillers (250,350) to a certain strength is greatly reduced.

미설명 도면부호 470은 에폭시 몰딩 수지, 460은 와이어이다.Reference numeral 470 denotes an epoxy molding resin, and 460 denotes a wire.

한편, 도 8에는 동일한 반도체 칩의 크기를 갖는 2 개 이상의 반도체 칩을 사용하여 반도체 패키지를 제작하는 실시예가 도시되어 있는 바, 도 8의 실시예는 예를 들어 128Mbit의 용량을 갖는 SDRAM을 2 개 적층하여 256Mbit의 패키지를 제작할 경우 특히 적합하다.8 illustrates an embodiment of fabricating a semiconductor package using two or more semiconductor chips having the same semiconductor chip size, and the embodiment of FIG. 8 includes two SDRAMs having a capacity of 128 Mbit, for example. It is particularly suitable for stacking 256 Mbit packages.

도 8a에 도시된 인쇄회로기판(510)은 일측면에 인쇄회로기판측 본딩패드(515)가 형성되어 있으며, 타측면에는 본딩패드(515)와 전기적으로 연결된 솔더볼 패드(517)가 형성된다.The printed circuit board 510 illustrated in FIG. 8A has a printed circuit board side bonding pad 515 formed on one side thereof, and a solder ball pad 517 electrically connected to the bonding pad 515 formed on the other side thereof.

도 8b에는 도 8a에 도시된 인쇄회로기판(510)의 일측면에 하부 칩(520)이 안착되도록 접착제(540)가 도포된 것이 도시되어 있으며, 도 8c에는 접착제(540)의 상면에 하부 칩(520)이 접착된 것이 도시되어 있다.In FIG. 8B, the adhesive 540 is applied to the lower chip 520 on one side of the printed circuit board 510 of FIG. 8A, and FIG. 8C illustrates the lower chip on the upper surface of the adhesive 540. 520 is shown bonded.

이후, 도 8d에 도시된 바와 같이, 인쇄회로기판(510)의 본딩 패드(515)와 하부 칩(520)의 상면에 형성된 본딩 패드는 와이어 본더(미도시)의 와이어(560)에 의하여 전기적으로 본딩된다.Subsequently, as illustrated in FIG. 8D, the bonding pads 515 of the printed circuit board 510 and the bonding pads formed on the upper surface of the lower chip 520 may be electrically connected to each other by the wire 560 of the wire bonder (not shown). Bonded

이어서, 도 8e에 도시된 바와 같이, 하부 칩(520)의 상면에는 비전도성 접착제(590)가 소정 두께로 도포되는데, 비전도성 접착제(590)의 두께는 하부 칩(520)의 상면에 위치한 와이어(560)의 루프중 가장 높이가 높은 부분이 외부로 노출되지 않는 두께로 도포되어야 한다.Subsequently, as shown in FIG. 8E, a non-conductive adhesive 590 is applied to the upper surface of the lower chip 520, and the thickness of the non-conductive adhesive 590 is a wire located on the upper surface of the lower chip 520. The highest part of the loop of 560 should be applied to a thickness that does not expose it to the outside.

이와 같은 비전도성 접착제(590)의 두께는 도전성인 상부 칩(530)과 와이어(560)가 단락되는 것을 방지하기 위함이다.The thickness of the nonconductive adhesive 590 is to prevent the conductive upper chip 530 and the wire 560 from shorting.

이후, 도 8f에 도시된 바와 같이 비전도성 접착제(590)의 상면에는 상부 칩(530)이 접착되고, 상부 칩(530)의 본딩패드와 인쇄회로기판(510)에 형성된 본딩 패드(515)는 와이어 본더(미도시)의 와이어에 의하여 전기적으로 본딩된다.Thereafter, as shown in FIG. 8F, the upper chip 530 is adhered to the top surface of the non-conductive adhesive 590, and the bonding pads of the upper chip 530 and the bonding pads 515 formed on the printed circuit board 510 are formed. It is electrically bonded by a wire of a wire bonder (not shown).

이후, 도 9에 도시된 바와 같이 몰딩 수지(570)로 상부 칩(530)의 상부를 인캡슐런트한 후, 인쇄회로기판(510)의 후면에 형성된 솔더볼 패드(517)에 솔더볼(580)이 어탯치되도록 하여 멀티 칩 반도체 패키지(500)를 제작한다.9, after encapsulating the upper portion of the upper chip 530 with the molding resin 570, the solder ball 580 is formed on the solder ball pad 517 formed on the rear surface of the printed circuit board 510. By attaching it to manufacture a multi-chip semiconductor package 500.

이상에서 상세하게 설명한 바와 같이, 적어도 2 개 이상의 반도체 칩을 적층하여 반도체 제품을 제작할 때 하부에 위치한 반도체 칩과 상부에 위치한 반도체 칩의 크기가 갖거나 상부에 위치한 반도체 칩의 크기가 크더라도 즉, 반도체 칩의 크기 및 형상에 제약없이 멀티 칩 반도체 패키지를 구현할 수 있는 효과가 있다.As described in detail above, when fabricating a semiconductor product by stacking at least two or more semiconductor chips, even if the size of the semiconductor chip located at the bottom and the semiconductor chip located at the top or the size of the semiconductor chip located at the top is large, There is an effect that can implement a multi-chip semiconductor package without restriction on the size and shape of the semiconductor chip.

Claims (5)

상면에 본딩 패드가 형성되고 밑면에 상기 본딩 패드와 연결된 솔더볼 패드가 형성된 베이스 기판과;A base substrate having a bonding pad formed on an upper surface thereof and a solder ball pad connected to the bonding pad formed on a lower surface thereof; 적어도 2 개 이상으로 상기 베이스 기판에 어탯치되고 상기 본딩 패드에 와이어 본딩되며 하부에 위치한 반도체 칩의 평면적보다 상부에 위치한 반도체 칩의 평면적이 큰 반도체 칩들을 포함하며,At least two semiconductor chips attached to the base substrate and wire-bonded to the bonding pads, the semiconductor chips having a larger planar area of the semiconductor chip located above the planar surface of the semiconductor chip located below; 상기 상부에 위치한 반도체 칩과 상기 하부에 위치한 반도체 칩의 사이 공간에는 상기 상부에 위치한 반도체 칩을 지지하는 지지수단과;Support means for supporting the semiconductor chip located in the upper space between the semiconductor chip located in the upper portion and the semiconductor chip located in the lower portion; 상기 반도체 칩들을 인캡슐런트하는 인캡슐런트 수지를 포함하는 것을 특징으로 하는 멀티 칩 반도체 패키지.And an encapsulant resin encapsulating the semiconductor chips. 제 1 항에 있어서, 상기 지지수단은 상기 상부에 위치한 반도체 칩과 상기 하부에 위치한 반도체 칩의 사이 공간에 충진되며 경화되었을 때 소정 강도를 갖는 수지인 것을 특징으로 하는 멀티 칩 반도체 패키지.The multi-chip semiconductor package according to claim 1, wherein the support means is a resin having a predetermined strength when filled and cured in a space between the semiconductor chip positioned above and the semiconductor chip positioned below. 제 1 항에 있어서, 상기 지지수단은 상기 상부에 위치한 반도체 칩과 상기 하부에 위치한 반도체 칩의 사이 공간에 충진되며 경화되었을 때 소정 강도를 갖는 수지로 상기 베이스 기판에 형성된 것을 특징으로 하는 멀티 칩 반도체 패키지.The multi-chip semiconductor as claimed in claim 1, wherein the support means is formed in the base substrate with a resin having a predetermined strength when filled and cured in a space between the semiconductor chip positioned above and the semiconductor chip positioned below. package. 상면에 본딩 패드가 형성되고 밑면에 상기 본딩 패드와 연결된 솔더볼 패드가 형성된 베이스 기판과;A base substrate having a bonding pad formed on an upper surface thereof and a solder ball pad connected to the bonding pad formed on a lower surface thereof; 상기 베이스 기판에 어탯치되고 상기 본딩 패드와 와이어 본딩된 제 1 반도체 칩과;A first semiconductor chip attached to the base substrate and wire bonded to the bonding pad; 상기 반도체 칩의 상면에 형성된 상기 와이어가 노출되지 않도록 도포된 비전도성 접착제와;A nonconductive adhesive coated so that the wire formed on the upper surface of the semiconductor chip is not exposed; 상기 비전도성 접착제의 상면에 어탯치되고 상기 본딩 패드와 와이어 본딩된 제 2 반도체 칩과;A second semiconductor chip attached to an upper surface of the nonconductive adhesive and wire bonded to the bonding pad; 상기 제 1, 제 2 반도체 칩을 인캡슐런트하는 인캡슐런트 수지를 포함하는 것을 특징으로 하는 멀티 칩 반도체 패키지.And a encapsulant resin encapsulating the first and second semiconductor chips. 제 4 항에 있어서, 상기 제 1 반도체 칩, 상기 제 2 반도체 칩은 동일 형상, 동일 크기를 갖는 것을 특징으로 하는 멀티 칩 반도체 패키지.The multi-chip semiconductor package according to claim 4, wherein the first semiconductor chip and the second semiconductor chip have the same shape and the same size.
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