KR20010024466A - Method of emulating a shift register using a ram - Google Patents

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KR20010024466A KR1020007003819A KR20007003819A KR20010024466A KR 20010024466 A KR20010024466 A KR 20010024466A KR 1020007003819 A KR1020007003819 A KR 1020007003819A KR 20007003819 A KR20007003819 A KR 20007003819A KR 20010024466 A KR20010024466 A KR 20010024466A
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Abstract

본 발명은 입력 비트의 스트림에 긴 시프트 레지스터를 에뮬레이팅하도록 RAM(10)과 짧은 시프트 레지스터(20)을 사용하는 방법에 관한 것이다. 포인터가 RAM 레지스터중 하나를 지적한다. 입력 비트를 저장하기 위해, 포인터에 의해 지적된 RAM 레지스터중 하나의 내용이 시프트 레지스터(20)에 기록된 후 한 비트 시프팅되고, 입력 비트는 시프트 동작에 의해 시프트 레지스터(20)내 위치에 저장되며, 시프트 레지스터(20)의 업데이팅된 내용이 다시 포인터에 의해 지적된 RAM 레지스터에 기록되고, 포인터가 증가된다.The present invention relates to a method of using RAM 10 and short shift register 20 to emulate a long shift register in a stream of input bits. The pointer points to one of the RAM registers. To store the input bits, the contents of one of the RAM registers indicated by the pointer are written to the shift register 20 and then shifted one bit, and the input bits are stored in a position in the shift register 20 by a shift operation. The updated contents of the shift register 20 are again written to the RAM register indicated by the pointer, and the pointer is incremented.

Description

ＲＡＭ을 사용하여 시프트 레지스터를 에뮬레이팅하는 방법 {METHOD OF EMULATING A SHIFT REGISTER USING A RAM}How to emulate a shift register using RAM {METHOD OF EMULATING A SHIFT REGISTER USING A RAM}

입력 비트의 스트림이 실시간으로 처리되어야 하는 많은 응용이 있다. 예를 들면, 입력 비트의 스트림에 유한 임펄스 응답 필터에 적용하는 것이 요구되고, 이들 필터 각각의 계수는 단일 비트이다. 필터의 K 계수를(k=0 내지 K-1)로서 나타내고 (무한 길이의) 입력 스트림의 비트를로서 나타내면, 이는 필터의 출력이 다음의 식과 같도록 수들의 집합이 되고There are many applications where a stream of input bits must be processed in real time. For example, it is required to apply a finite impulse response filter to a stream of input bits, with the coefficient of each of these filters being a single bit. The K coefficient of the filter denotes (k = 0 to K-1) and represents the bits of the input stream (of infinite length). , Denotes a set of numbers such that the output of the filter is Become this

그리고 지시된 동작은 XOR 동작이다.The indicated operation is an XOR operation.

이러한 필터를 구비하기 위한 직접적인 방법은 길이 K의 레지스터를 제공하여 계수를 저장하고, 길이 K의 시프트 레지스터를 제공하여 입력 비트의 시퀀스를 저장한다. 각각의 새로운 입력 비트가 도달함에 따라, 시프트 레지스터의 계수가 하나의 비트를 시프팅하여 새로운 입력 비트를 수용한다. 이들이 K 비트만큼 새로운 입력 비트보다 앞선 예전(old) 입력 비트를 자동적으로 버린다는 것을 주목한다. 새로운 입력 비트 사이에서, 계수 레지스터 및 시프트 레지스터의 내용에 대해 내부 곱(product) 동작이 수행되어, 최종 필터 출력을 얻게 된다.The direct way to equip this filter is to provide a resistor of length K And store a sequence of input bits by providing a shift register of length K Save it. As each new input bit arrives, the coefficient of the shift register shifts one bit to accommodate the new input bit. Note that they automatically discard the old input bits preceding the new input bits by K bits. Between the new input bits, an internal product operation is performed on the contents of the coefficient register and the shift register to obtain the final filter output.

이러한 직접적인 방식의 사용은 사용 가능한 길이(예를 들면, K=1024)의 필터에 대해 단점을 가지고, 이에 따라 긴 시프트 레지스터는 프로세서 칩상에 제조되기에 너무나도 고가이다. 따라서, RAM과 같은 매우 저가인 형태의 메모리를 사용하여 시프트 레지스터를 에뮬레이팅하는 방법이 널리 요구되고 매우 바람직한 것으로 간주되고 있다.The use of this direct approach has disadvantages for filters of usable length (eg, K = 1024), so that long shift registers are too expensive to be manufactured on a processor chip. Therefore, a method of emulating shift registers using a very low cost type of memory such as RAM is widely required and considered very desirable.

본 발명은 디지털 계산 특히, RAM을 사용하여 매우 긴 시프트 레지스터 및 짧은 시프트 레지스터를 에뮬레이팅하는 방법에 관한 것이다.The present invention relates to digital calculations, in particular, to a method of emulating very long shift registers and short shift registers using RAM.

도 1은 입력 비트 저장 주기의 시작점에서의 RAM을 도시하는 도면.1 illustrates a RAM at the beginning of an input bit storage period.

도 2a와 도 2b는 입력 비트 저장 주기의 두 개의 다른 상태에서의 N-비트 시프트 레지스터를 도시하는 도면.2A and 2B show N-bit shift registers in two different states of an input bit storage period.

도 3은 입력 비트 저장 주기의 종결점에서의 RAM을 도시하는 도면.3 shows a RAM at the end of an input bit storage period.

본 발명에 따르면, 이하의 단계를 포함하는 연속 입력 비트를 처리하는 방법이 제공된다: (a) (i) 동일한 길이의 워드를 각각 저장하는 다수의 레지스터를 구비하는 RAM, (ii) 상기 워드중 어떠한 워드의 길이와 적어도 같은 길이의 시프트 레지스터, 및 (iii) 포인터를 제공하는 단계; (b) 상기 RAM의 상기 레지스터중 하나를 지적하도록 상기 포인터를 초기화하는 단계; 및 (c) j 입력 비트의 각각의 그룹에 대해: (i) 상기 포인터에 의해 지적된 상기 레지스터내에 저장된 상기 워드를 상기 시프트 레지스터에 기록하는 단계, (ii) 상기 시프트 레지스터내 상기 워드를 j 비트만큼 시프팅하는 단계, (iii) 상기 j 입력 비트의 그룹을 상기 시프트 레지스터에 기록하여, 상기 시프트 레지스터내 업데이팅된 워드를 생성하는 단계, (iv) 상기 포인터에 의해 지적된 상기 레지스터내 상기 업데이팅된 데이터를 저장하는 단계, 및 (v) 상기 포인터를 증가시키는 단계.According to the present invention, there is provided a method of processing consecutive input bits comprising the following steps: (a) (i) RAM having a plurality of registers each storing words of equal length, and (ii) of the words Providing a shift register of length at least equal to the length of any word, and (iii) a pointer; (b) initializing the pointer to point to one of the registers of the RAM; And (c) for each group of j input bits: (i) writing the word stored in the register indicated by the pointer to the shift register, (ii) writing the word in the shift register j bits Shifting by (iii) writing the group of j input bits into the shift register to generate an updated word in the shift register, (iv) the up in the register indicated by the pointer Storing dated data, and (v) incrementing the pointer.

RAM은 전형적으로 각각이 단일 어드레스를 가진 개별적으로 어드레싱 가능한 레지스터 그룹으로 구성되고, 이들 각각에서 소정 길이(전형적으로 8, 16, 32 또는 64 비트)의 워드가 저장되고 다음으로 검색된다. 본 발명의 핵심은 이러한 워드-어드레싱 가능 메모리를 사용하여 이들이 도달하는대로 연속하는 개별 입력 비트를 효율적으로 저장하는 것이다. 이는 비교적 짧은(단일 워드 길이) 시프트 레지스터 및 RAM 레지스터의 어드레스를 인코딩하는 포인터를 제공함으로써 이루어진다. 포인터는 RAM 레지스터중 하나를 지적하도록 초기화된다. 각각의 입력 비트가 도달됨에 따라, 포인터에 의해 지적된 RAM 레지스터내 저장된 워드가 시프트 레지스터에 기록되고, 새로운 입력 비트를 위한 공간을 만들도록 하나의 비트를 시프팅하고, 다시 검색된 곳으로부터 RAM 레지스터에 기록된다. 다음으로, 포인터는 증가되어 다음 RAM 레지스터를 지적한다. 포인터를 "증가"시키는 것은 여기서는 주기적으로 한정된다는 것을 주목한다: 최종 RAM 레지스터를 지적하는 포인터를 증가시키는 것은 최초 RAM 레지스터를 지적하는 포인터를 발생시킨다. 입력 비트가 전치된(transposed) 순서로 저장되고, 이는 이하에서 설명된다.RAM typically consists of a group of individually addressable registers, each with a single address, in which each word of a predetermined length (typically 8, 16, 32, or 64 bits) is stored and then retrieved. The key to the present invention is the use of such word-addressable memories to efficiently store individual input bits that are contiguous as they arrive. This is done by providing a pointer encoding the address of the relatively short (single word length) shift register and the RAM register. The pointer is initialized to point to one of the RAM registers. As each input bit is reached, the word stored in the RAM register pointed to by the pointer is written to the shift register, shifting one bit to make room for the new input bit, and again from the retrieved location to the RAM register. Is recorded. Next, the pointer is incremented to point to the next RAM register. Note that "incrementing" the pointer is periodically defined here: incrementing the pointer pointing to the final RAM register results in a pointer pointing to the original RAM register. The input bits are stored in transposed order, which is described below.

본 발명은 첨부된 도면을 참조로 설명된다.The invention is explained with reference to the accompanying drawings.

본 발명은 RAM을 사용하여 매우 긴 시프트 레지스터를 에뮬레이팅하는 방법에 관한 것이다. 특히, 본 발명은 비트의 시퀀스에 유한-임펄스-응답을 제공하고 비트의 시퀀스를 전치시키는데 사용될 수 있다.The present invention relates to a method of emulating a very long shift register using RAM. In particular, the present invention can be used to provide a finite-impulse-response to a sequence of bits and to transpose the sequence of bits.

본 발명에 따른 시프트 레지스터 시뮬레이션의 원리 및 동작이 첨부된 도면과 상세한 설명을 참조로 더 잘 이해될 수 있을 것이다.The principle and operation of the shift register simulation according to the present invention will be better understood with reference to the accompanying drawings and the detailed description.

도면을 참조하면, 도 1은 입력 비트 스트림의 NM 비트 Xn내지 Xn-NM+1가 본 발명에 따라 저장될 때, NM 비트의 전체 커패시티에 대해 각각이 N 비트를 저장할 수 있는 R0내지 RM-1로 표시된 M개의 RAM 레지스터를 가진 RAM(10)을 도시한다. 가장 먼저 도달하는 입력 비트 Xn-NM+1가 RAM 레지스터 R0내 (N-1)-번째 위치에 저장되고, 다음으로 도달하는 입력 비트 Xn-NM+2가 RAM 레지스터 RM-1내 (N-1)-번째 위치에 저장되는 방식으로 계속된다. 가장 나중에 도달한 비트 Xn가 RAM 레지스터 RM-1내 0-번째 위치에 저장된다. 포인터 P가 RAM 레지스터 R0을 지적하고, 자신의 (N-1)-번째 위치내 가장 먼저 도달하여 저장된 입력 비트 Xn-NM+1를 보유한다.Referring to the drawings, FIG. 1 shows that when NM bits X n to X n-NM + 1 of the input bit stream are stored in accordance with the present invention, each R 0 can store N bits for the total capacity of the NM bits. RAM 10 having M RAM registers denoted by R M-1 . The first arriving input bit X n-NM + 1 is stored in the (N-1) -th position in RAM register R 0 , and the next arriving input bit X n-NM + 2 is stored in RAM register R M-1 Continued in the manner stored in the (N-1) -th position. The most recent bit X n is stored in the 0-th position in RAM register R M-1 . Pointer P points to RAM register R 0 and holds the input bits X n-NM + 1 that are reached first in its (N-1) -th position and stored.

다음의 입력 비트 Xn+1의 도달은 다음의 입력 비트 저장 주기를 초기화한다. 제 1 단계는 N-비트 시프트 레지스터(20)에 포인터 P에 의해 지적된 RAM 레지스터 R0의 내용을 기록한다. 도 2a는 이러한 단계의 종결점에서 N-비트 시프트 레지스터(20)를 도시한다. 제 2 단계는 한 위치 위로 N-비트 시트프 레지스터(20)내 비트를 시프팅하여 Xn-NM-1을 버리고, 새로운 입력 비트 Xn+1을 위한 N-비트 시프트 레지스터(20)의 0-번째 위치내 공간을 만든다. 제 3 단계는 N-비트 시프트 레지스터(20)의 0-번째 위치내에 새로운 입력 비트 Xn+1을 저장한다. 도 2b는 이러한 단계의 종결점에서 N-비트 시프트 레지스터(20)의 내용을 기록한다. 제 4 단계는 포인터 P에 의해 지적된 RAM 레지스터 R0에 N-비트 시프트 레지스터(20)의 내용을 기록한다. 마지막으로, 포인터 P는 RAM 레지스터 R1을 지적하도록 증가되고, 이는 다시 자신의 (N-1)-번째 위치에 가장 전저 도달하는 저장된 입력 비트 Xn-NM+2을 보유한다. 도 3은 이러한 단계의 종결점에서 RAM(10)을 도시한다.The arrival of the next input bit X n + 1 initiates the next input bit storage period. The first step writes the contents of the RAM register R 0 indicated by the pointer P to the N-bit shift register 20. 2A shows the N-bit shift register 20 at the end of this step. The second step shifts the bits in the N-bit sheet register 20 up one position to discard X n-NM-1 and zeros in the N-bit shift register 20 for the new input bit X n + 1 . Create a space in the -th position. The third step is to store the new input bit X n + 1 in the 0-th position of the N-bit shift register 20. 2B writes the contents of the N-bit shift register 20 at the end of this step. The fourth step writes the contents of the N-bit shift register 20 to the RAM register R 0 indicated by the pointer P. Finally, the pointer P is incremented to point to the RAM register R 1 , which again holds the stored input bits X n-NM + 2 that reach the lowest in their (N-1) -th position. 3 shows RAM 10 at the end of this step.

입력 비트 저장 주기 사이에, RAM(10)의 내용이 통상적인 방식으로 판독 및 조작된다. 예를 들면, 상술된 유한 입력 응답 필터의 다음 출력 Yn+1(K=NM이라 가정)을 생성하기 위해, RMA(10)내에 저장된 M개의 워드는 연속적으로 판독되고 계수으로 XOR되고, 이는 다시 다른 메모리 유니트내 M개의 워드내에 저장된다. 이를 정확하게 영향을 받기 위해, 계수가 전치된 순서로 저장된다: CK-1, CK-M-1, CK-2M-1,..., C2M-1, CM-1, CK-2, CK-M-2, CK-2M-2,..., C2M-2, CM-2,..., CK-M+1, CK-2M+1, CK-3M+1,..., CM+1, C1, CK-M, CK-2M, CK-3M,..., CM, C0. 이는 본 발명에 따른 방법을 비트에 적용함으로써 정확하게 전치된 순서로 생성되고, 입력 비트 스트링(string)으로서 비트를 다룬다.Between input bit storage cycles, the contents of RAM 10 are read and manipulated in a conventional manner. For example, to generate the next output Y n + 1 (assuming K = NM) of the finite input response filter described above, the M words stored in RMA 10 are continuously read and counted. XOR, which in turn is stored in M words in another memory unit. In order to be affected precisely, Are stored in the transposed order: C K-1 , C KM-1 , C K-2M-1 , ..., C 2M-1 , C M-1 , C K-2 , C KM-2 , C K-2M-2 , ..., C 2M-2 , C M-2 , ..., C K-M + 1 , C K-2M + 1 , C K-3M + 1 , ..., C M + 1 , C 1 , C KM , C K-2M , C K-3M , ..., C M , C 0 . This bit beats the method according to the invention Generated in exactly transposed order by applying to a bit as an input bit string Deals with.

M과 N의 전형적인 값은 각각 32이다.Typical values of M and N are 32 respectively.

포인터 P가 주기적으로 증가된다. 따라서, 가장 높은 첨자를 가진 레지스터 RM-1을 초기에 지적하는 입력 비트 저장 주기에서, "증가" 포인터 P는 포인터 P의 값이 가장 낮은 첨자를 가진 레지스터 R0을 지적하도록 변한다는 것을 의미한다.The pointer P is incremented periodically. Thus, in an input bit storage period that initially points to register R M-1 with the highest subscript, the "increase" pointer P means that the value of pointer P changes to point to register R 0 with the lowest subscript. .

본 발명의 원리가 한번에 하나의 비트를 제외한 입력 비트 스트림의 처리를 가능케 한다는 것을 알 수 있을 것이다. 예를 들면, 3비트의 배수의 길이를 가진 RAM 레지스터를 사용하고 모든 입력 3-비트 저장 주기내 3개의 비트에 의해 시프트 레지스터의 내용을 시프팅함으로써 입력 비트 스트림은 한 번에 3개 비트를 처리한다. 시프트 레지스터는 반드시 적어도 RAM 레지스터의 길이만큼이어야 하고; 만일 시프트 레지스터가 RAM 레지스터를 언로딩 및 로딩하는데만 사용되고 시프트 레지스트의 출력이 어떠한 다른 처리에서 사용되지 않는다면, 시프트 레지스터의 길이는 3비트의 배수일 필요는 없다. 실제적인 제한은 j의 그룹내에서 비트가 처리된다면, 비트-방식보다는 워드-방식으로 더 잘 처리될 것이고, 여기서 j는 통상적인 RAM의 전형적인 워드 길이(예를 들면, 8, 16 또는 32)이고, 이는 종래 기술로서의 딕슨 등의 미국특허번호 제 5,568,443호에 개시된 바와 같다.It will be appreciated that the principles of the present invention enable processing of input bit streams except one bit at a time. For example, an input bit stream processes three bits at a time by using a RAM register with a multiple of three bits and shifting the contents of the shift register by three bits in every input 3-bit storage period. do. The shift register must be at least as long as the RAM register; If the shift register is only used to unload and load the RAM register and the output of the shift register is not used in any other processing, the length of the shift register need not be a multiple of three bits. The practical limitation is that if the bits are processed within a group of j, then they will be better processed word-wise than bit-wise, where j is the typical word length of conventional RAM (e.g. 8, 16 or 32). , As described in US Pat. No. 5,568,443 to Dickson et al.

본 발명이 여러 실시예에 대해 설명되었지만, 여러 변형, 변경 및 다른 응용이 가능하다는 것을 알 수 있을 것이다.While the present invention has been described with respect to various embodiments, it will be appreciated that many variations, modifications, and other applications are possible.

Claims (6)

연속하는 입력 비트를 처리하는 방법에 있어서,In the method of processing consecutive input bits, (a) (i) 동일한 길이의 워드를 각각 저장하는 다수의 레지스터를 구비하는 RAM,(a) (i) RAM having a plurality of registers each storing a word of the same length, (ii) 상기 워드중 어떠한 워드의 길이와 적어도 같은 길이의 시프트 레지스터, 및(ii) a shift register of at least the same length as any word of said words, and (iii) 포인터를 제공하는 단계;(iii) providing a pointer; (b) 상기 RAM의 상기 레지스터중 하나를 지적하도록 상기 포인터를 초기화하는 단계; 및(b) initializing the pointer to point to one of the registers of the RAM; And (c) j 입력 비트의 각각의 그룹에 대해:(c) For each group of j input bits: (i) 상기 포인터에 의해 지적된 상기 레지스터내에 저장된 상기 워드를 상기 시프트 레지스터에 기록하는 단계,(i) writing said word stored in said register indicated by said pointer to said shift register, (ii) 상기 시프트 레지스터내 상기 워드를 j 비트만큼 시프팅하는 단계,(ii) shifting the word in the shift register by j bits, (iii) 상기 j 입력 비트의 그룹을 상기 시프트 레지스터에 기록하여, 상기 시프트 레지스터내 업데이팅된 워드를 생성하는 단계,(iii) writing the group of j input bits into the shift register to produce an updated word in the shift register, (iv) 상기 포인터에 의해 지적된 상기 레지스터내 상기 업데이팅된 데이터를 저장하는 단계, 및(iv) storing the updated data in the register indicated by the pointer, and (v) 상기 포인터를 증가시키는 단계를 포함하는 것을 특징으로 하는 방법.(v) increasing the pointer. 제 1 항에 있어서, 상기 j는 1인 것을 특징으로 하는 방법.The method of claim 1, wherein j is one. 제 1 항에 있어서, 상기 RAM 레지스터의 상기 모든 레지스터의 길이는 상기 워드의 길이와 같은 것을 특징으로 하는 방법.2. The method of claim 1, wherein the length of all the registers of the RAM register is equal to the length of the word. 제 1 항에 있어서, 상기 시프트 레지스터의 길이는 상기 워드의 길이와 같은 것을 특징으로 하는 방법.2. The method of claim 1 wherein the length of the shift register is equal to the length of the word. 제 1 항에 있어서, 상기 방법은 (d) 상기 RAM의 상기 레지스터내 저장된 상기 워드의 적어도 일부를 연속적으로 판독 및 처리하는 단계를 더 포함하는 것을 특징으로 하는 방법.2. The method of claim 1, further comprising: (d) continuously reading and processing at least a portion of the word stored in the register of the RAM. 제 5 항에 있어서, 상기 RAM 레지스터의 상기 레지스터내 저장된 상기 모든 워드는 연속적으로 판독 및 처리되는 것을 특징으로 하는 방법.6. The method of claim 5, wherein all the words stored in the registers of the RAM registers are read and processed sequentially.
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