KR20010018821A - 유동성 건식 식각 장치 및 이를 이용한 유동성 건식 식각 방법 - Google Patents
유동성 건식 식각 장치 및 이를 이용한 유동성 건식 식각 방법 Download PDFInfo
- Publication number
- KR20010018821A KR20010018821A KR1019990034932A KR19990034932A KR20010018821A KR 20010018821 A KR20010018821 A KR 20010018821A KR 1019990034932 A KR1019990034932 A KR 1019990034932A KR 19990034932 A KR19990034932 A KR 19990034932A KR 20010018821 A KR20010018821 A KR 20010018821A
- Authority
- KR
- South Korea
- Prior art keywords
- etching
- gas
- function
- controller
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 34
- 238000001312 dry etching Methods 0.000 title claims abstract description 31
- 238000005530 etching Methods 0.000 claims abstract description 103
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 230000000737 periodic effect Effects 0.000 claims abstract description 9
- 238000012886 linear function Methods 0.000 claims abstract description 3
- 238000012887 quadratic function Methods 0.000 claims abstract description 3
- 239000007789 gas Substances 0.000 claims description 60
- 229920000642 polymer Polymers 0.000 claims description 31
- 229920002120 photoresistant polymer Polymers 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 15
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 230000009969 flowable effect Effects 0.000 claims description 7
- 239000012530 fluid Substances 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 3
- 229910052731 fluorine Inorganic materials 0.000 claims description 3
- 239000011737 fluorine Substances 0.000 claims description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 2
- 229910052799 carbon Inorganic materials 0.000 claims description 2
- 239000000615 nonconductor Substances 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 15
- 229910001882 dioxygen Inorganic materials 0.000 description 15
- 230000003247 decreasing effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000012885 constant function Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67017—Apparatus for fluid treatment
- H01L21/67063—Apparatus for fluid treatment for etching
- H01L21/67069—Apparatus for fluid treatment for etching for drying etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명의 유동성 건식 식각 장치는 반도체 기판이 로딩되는 식각 챔버와, 상기 식각 챔버 및 가스 소스에 연결되어 상기 식각 챔버에 유입되는 식각 가스의 흐름을 일정하게 조절할 수 있는 유량 흐름 조절기(MFC)와, 상기 유량 흐름 조절기에 연결되어 상기 식각챔버에 유입되는 식각가스의 양을 시간에 따른 함수식에 따라 유입할 수 있는 제어기와, 상기 제어기에 연결되어 이를 제어하는 주 제어기를 포함하여 이루어진다. 상기 제어기는 파형 발생기(function generator)를 포함하여 이루어지며, 상기 함수식은 1차 함수, 2차함수, 단차 함수(step function) 또는 주기 함수로 구성할 수 있다. 이에 따라, 본 발명은 식각 가스의 양을 식각시간에 따라 연속적으로 증가 또는 감소시켜 원하는 식각 특성을 얻을 수 있다.
Description
본 발명은 반도체 소자의 제조에 이용되는 식각 장치 및 이를 이용한 식각방법에 관한 것으로, 보다 상세하게는 유동성 건식 식각 장치(dynamic dry etching apparatus) 및 이를 이용한 유동성 건식 식각 방법에 관한 것이다.
반도체 소자의 집적도가 급격함에 따라 다자인 룰(design rule)이 매우 작게 되었다. 이에 따라 요구되는 콘택홀(contact hole)의 크기도 점점 감소하고 있다. 또한, 충분한 셀 커패시턴스(cell capacitance)를 확보하기 위하여 스토리지 전극의 두께가 증가하고 화학기계적연마(chemical mechanical polishing: CMP)법을 이용한 평탄화 기술이 도입됨에 따라 콘택홀의 종횡비(aspect ratio)가 10을 넘게 되었다. 따라서, 크기가 작고 높은 종횡비를 갖는 콘택홀을 형성할 수 있는 식각 기술의 필요성이 대두되고 있다. 그러나, 크기가 작고 높은 종횡비를 갖는 콘택홀의 형성은 다양한 원인으로 인하여 매우 어려운게 사실이다. 일예로, 여기서는 종래의 건식 식각방법으로 산화막 내에 콘택홀을 형성할 때의 어려운점을 설명한다.
도 1은 종래의 건식 식각 방법에 의하여 콘택홀을 형성할 때 콘택홀의 크기에 따른 식각속도를 도시한 그래프이다.
구체적으로, 도 1은 C4F8식각가스를 이용한 건식식각방법, 즉 C4F8식각가스를 이용한 플라즈마 식각방법에 의하여 산화막 내에 콘택홀을 형성할 때 콘택홀 직경(X축)에 따른 식각속도(Y축)를 나타낸다. 도 1에 도시된 바와 같이 콘택홀 직경이 400nm 이하로 감소하면 식각 속도가 급격이 떨어지며, 200nm 부근에서는 식각이 거의 중지되어 원하는 콘택홀을 형성하지 못하게 된다. 이러한 현상은 콘택홀의 종횡비가 증가함에 따라 콘택홀 내에 급격하게 CxFy등의 폴리머가 발생하여 식각이 중지되기 때문이다.
이와 같은 식각 중지(etch stop) 현상을 개선하기 위하여 C4F8가스와 폴리머 제거용 산소 가스의 혼합 식각 가스로 콘택홀을 형성하는 것이 제안되었다. 이렇게 되면, 상기 콘택홀 내에 발생하는 CxFy폴리머를 폴리머 제거용 산소 가스에 의하여 제거되어 콘택홀이 식각 정지없이 형성된다.
그러나, C4F8가스와 폴리머 제거용 산소 가스의 혼합 식각 가스로 콘택홀을 형성하면 포토레지스트 패턴, 하부 막질(예컨대 질화막) 또는 실리콘 기판에 대한 선택비가 저하되어 높은 종횡비를 갖는 콘택홀을 안정적으로 형성하기가 어려운 단점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 고 선택비를 얻으면서도 크기가 작고 높은 종횡비의 콘택홀을 안정되게 형성할 수 있는 유동성 건식 식각 장치를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 유동성 건식 식각 장치를 이용한 유동성 건식 식각 방법을 제공하는 데 있다.
도 1은 종래의 건식식각방법에 의하여 콘택홀을 형성할 때 콘택홀의 크기에 따른 식각속도를 도시한 그래프이다.
도 2는 본 발명에 의한 유동성 건식 식각 장치의 블록도이다.
도 3 및 도 4는 본 발명에 의한 유동성 건식 식각 방법을 개략적으로 설명하기 위한 단면도이다.
도 5 및 도 6은 본 발명에 의한 유동성 건식 식각 방법을 실제의 반도체 소자에 소자에 적용한 도면이다.
도 7은 도 6의 콘택홀 형성시 식각 시간에 대한 폴리머 제거용 산소 가스의 유량을 도시한 그래프이다.
도 8은 본 발명의 유동성 건식 식각에 의하여 콘택홀을 형성할 때 종횡비에 따른 폴리머 제거용 산소 가스 유량을 도시한 그래프이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 유동성 건식 식각 장치는 반도체 기판이 로딩되는 식각 챔버와, 상기 식각 챔버 및 가스 소스에 연결되어 상기 식각 챔버에 유입되는 식각 가스의 흐름을 일정하게 조절할 수 있는 유량 흐름 조절기(MFC)와, 상기 유량 흐름 조절기에 연결되어 상기 식각챔버에 유입되는 식각가스의 양을 시간에 따른 함수식에 따라 유입할 수 있는 제어기와, 상기 제어기에 연결되어 이를 제어하는 주 제어기를 포함하여 이루어진다.
상기 제어기는 파형 발생기(function generator)를 포함하여 이루어지며, 상기 함수식은 1차 함수, 2차함수, 단차 함수(step function) 또는 주기 함수로 구성할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판 상에 물질막을 형성하는 단계와, 상기 물질막 상에 상기 물질막의 표면을 노출하는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 식각 가스의 양을 식각시간에 따른 함수식에 따라 제어하면서 상기 물질막을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 유동성 건식 식각 방법을 제공한다.
상기 물질막은 전도체, 부도체 또는 반도체일 수 있으며, 상기 함수식은 1차 함수, 2차함수, 단차 함수 또는 주기 함수로 할 수 있다.
또한, 본 발명은 반도체 기판 상에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴의 양측벽에 질화막 스페이서를 형성하는 단계와, 상기 질화막 스페이서 및 게이트 패턴이 형성된 반도체 기판의 전면에 산화막을 형성하는 단계와, 상기 산화막 상에 상기 산화막의 표면을 노출하는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 주 식각가스는 일정하게 하고 폴리머 제거용 가스의 양을 식각시간에 따른 함수식에 의하여 제어하면서 산화막을 식각하여 상기 질화막 스페이서에 얼라인되는 셀프 얼라인 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 유동성 건식 식각 방법을 제공한다.
상기 주 식각가스는 불소를 함유하는 탄소 가스이며, 폴리머 제거용 가스는 산소 함유 가스을 이용할 수 있다. 상기 함수식은 1차 함수, 2차함수, 단차 함수 또는 주기 함수를 이용할 수 있다. 상기 셀프 얼라인 콘택홀을 형성하는 단계는, 상기 게이트 패턴의 표면까지는 폴리머 제거용 식각 가스의 양을 증가하면서 상기 산화막을 식각하는 단계와, 상기 질화막 스페이서의 상부 부분까지는 폴리머 제거용 식각 가스의 양을 감소하면서 산화막을 식각하는 단계와, 반도체 기판까지는 폴리머 제거용 식각가스의 양을 증가하면서 산화막을 식각하는 단계로 이루어진다.
이상과 같이 본 발명은 식각 가스의 양을 식각시간에 따라 연속적으로 증가 또는 감소시켜 원하는 식각 특성을 얻을 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
상기 문제점을 개선하기 위하여 본 발명자는 폴리머 제거용 산소 가스를 식각시간에 따라 연속적으로 그 유량을 증가 또는 감소시켜 종횡비의 변화(식각 깊이의 변화)에 따라 폴리머의 양을 제어할 수 있는 유동성 건식 식각 장치를 개발하였다. 여기서, 본 발명자는 폴리머 제거용 산소 가스를 식각 시간에 따라 그 유량을 증가 또는 감소시키는 것에 착안하였으나, 필요에 따라 일반적인 식각 가스를 시간에 따라 그 유량을 증가 또는 감소시켜 원하는 식각 특성을 얻을 수 도 있다.
도 2는 본 발명에 의한 유동성 건식 식각 장치의 블록도이다.
구체적으로, 본 발명의 유동성 건식 식각 장치는 반도체 기판(반도체 웨이퍼)이 로딩되는 식각 챔버(11)와, 식각 챔버(11) 및 가스 소스(13)에 연결되어 상기 식각 챔버(11)에 유입되는 식각 가스의 흐름을 일정하게 조절할 수 있는 유량 흐름 조절기(15, Mass Flow controller: MFC)를 포함한다. 상기 유량 흐름 조절기에는 가스의 흐름을 온오프(on/off)할 수 있는 밸브(도시 안됨)가 포함되어 있다.
또한, 본 발명의 유동성 건식 식각 장치는 상기 유량 흐름 조절기(15)에 연결되어 상기 식각 챔버(11)에 유입되는 식각가스를 시간에 따른 함수식, 예컨대 1차 함수, 2차 함수, 단차 함수 또는 주기 함수에 따라 유입할 수 있는 제어기(17, controller)를 포함한다. 즉, 제어기(17)는 주 제어기(19)로부터의 데이터, 즉 시간에 따른 식각 가스량 등의 데이터를 근거로 파형 발생기(function generator) 등을 이용하여 상기 유량 흐름 조절기(15)에 일정한 함수식의 전압 파형을 준다. 이렇게 되면, 상기 유량 흐름 조절기(15)는 일정한 함수식에 따른 전압 파형에 따라 밸브의 오픈 정도가 다르게 되어 상기 식각 챔버(11)에 주입되는 식각 가스 유량을 시간에 따라 다르게 유입시킨다.
또한, 본 발명의 유동성 건식 식각 장치는 제어기(17)에 연결되어 이를 제어하는 주 제어기(19, main controller)를 포함한다. 상기 주 제어기(19)는 챔버에도 연결되어 챔버 도어(door)의 오픈 및 미오픈 등을 조절하며, 식각 공정을 진행하는 다른 기기(도시 안됨)를 조절할 수도 있다.
도 3 및 도 4는 본 발명에 의한 유동성 건식 식각 방법을 개략적으로 설명하기 위한 단면도이다.
구체적으로, 반도체 기판(21), 예컨대 실리콘 기판 상에 물질막(23), 예컨대 전도체, 부도체 또는 반도체 물질을 형성한다. 이어서, 상기 물질막(23) 상에 상기 물질막(23)의 표면을 노출하는 포토레지스트 패턴(25)을 사진식각공정을 이용하여 형성한다(도 3).
다음에, 상기 포토레지스트 패턴(25)을 마스크로 식각가스를 식각시간에 따른 함수식, 예컨대 1차 함수, 2차함수, 단차 함수 또는 주기 함수에 따라 제어하면서 상기 물질막(23)을 식각하여 콘택홀(27)을 안정되게 형성한다(도 4). 이렇게 되면, 콘택홀(27)의 종횡비가 증가함에 따라(식각 깊이가 증가할수록) 식각이 중지되거나, 반도체 기판(21) 및 포토레지스트 패턴(25)과의 선택비의 저하없이 콘택홀을 안정되게 형성할 수 있다.
도 5 및 도 6은 본 발명에 의한 유동성 건식 식각 방법을 실제의 반도체 소자에 소자에 적용한 도면이고, 도 7은 도 6의 콘택홀 형성시 식각 시간에 대한 폴리머 제거용 산소 가스의 유량을 도시한 그래프이고, 도 8은 본 발명의 유동성 건식 식각에 의하여 콘택홀을 형성할 때 종횡비에 따른 폴리머 제거용 산소 가스의 유량을 도시한 그래프이다.
도 5를 참조하면, 반도체 기판(31), 예컨대 상에 게이트 패턴(33,35,37)을 형성한다. 상기 게이트 패턴은 게이트 산화막(도시 안됨), 폴리실리콘 패턴(22), 실리사이드 패턴(35) 및 질화막 패턴(37)으로 구성되며 0.35㎛의 두께로 형성된다. 이어서, 상기 게이트 패턴(33,35,37)의 양측벽에 질화막 스페이서(39)를 형성한다. 상기 질화막 스페이서(39) 및 게이트 패턴(33,35,37)이 형성된 반도체 기판(31)의 전면에 산화막(41)을 0.8㎛의 두께로 형성한다.
도 6을 참조하면, 상기 산화막(41) 상에 상기 산화막(41)의 표면을 노출하는 포토레지스트 패턴(43)을 0.35㎛의 두께로 형성한다. 상기 포토레지스트 패턴(43)을 마스크로 주 식각 가스와 폴리머 제거용 식각 가스의 혼합가스로 상기 산화막(41)을 식각하여 상기 질화막 스페이서(39)에 얼라인되는 셀프 얼라인 콘택홀(44)을 형성한다. 상기 주 식각 가스는 불소 함유가스, 예컨대 C4F8가스를 이용하며, 상기 폴리머 제거용 가스는 산소 함유 가스, 예컨대 O2가스나 CO 가스를 이용한다.
그런데, 본 발명은 상기 셀프 얼라인 콘택홀(44) 형성시 주 식각가스는 일정하게 하면서 폴리머 제거용 식각 가스는 식각시간에 따른 함수식, 예컨대 1차 함수, 2차함수, 단차 함수 또는 주기 함수에 따라 제어하면서 식각을 진행하여 콘택홀(44)을 안정되게 형성한다. 여기서, 도 6의 셀프 얼라인 콘택홀 형성과정을 도 7 및 도 8을 참조하여 자세히 설명한다.
먼저, 도 8은 C4F8가스를 주 식각 가스로 이용하여 식각할 때 콘택홀의 종횡비가 증가함에 따라 식각 정지없이 식각할 수 있는 폴리머 제거용 식각 가스, 즉 산소 가스의 유량을 도시하였다. 도 8에 보듯이 종횡비가 낮은 경우는 소량의 산소 가스를 1∼2 sccm(standard cubic cetimeters per minute)만으로도 충분히 식각 정지없이 식각할 수 있으나, 종횡비가 10정도 되면 10sccm 정도의 산소 가스가 필요하다. 따라서, 식각 초기부터 10sccm 정도의 산소 가스를 사용하여 식각할 필요 없이 각 산소 유량에서 식각 가능한 종횡비를 함수식으로 구하여 식각할 수 있다. 그러므로, 본 발명은 도 8과 같은 데이터를 근거로 셀프 얼라인 콘택홀(44)을 도 7에 도시한 바와 같이 3단계로 진행하여 식각한다.
즉, 1 단계로 산화막(41)의 표면에서 게이트 패턴의 표면까지(a점에서 b점까지)는 폴리머 제거용 식각 가스, 즉 산소 가스의 양을 증가시키면서 산화막(41)을 식각한다. 이렇게 되면, 콘택홀(44)이 게이트 패턴의 표면까지는 안정되게 형성된다. 이어서, 2단계로 상기 게이트 패턴의 표면에서 질화막 스페이서(39)의 상부 일정 부분까지(b점에서 c점까지)는 폴리머 제거용 식각 가스의 양을 감소하면서 산화막(41)을 식각한다. 이렇게 되면, 상기 질화막 스페이서(39)의 상부 부분에 폴리머가 발생하여 질화막 스페이서를 보호하게 된다. 다음에, 3단계로 질화막 스페이서(39)의 상부 부분에서 반도체 기판(31)까지는 폴리머 제거용 식각가스를 증가시키면서 산화막(41)을 식각한다. 이렇게 되면, 콘택홀(44)의 종횡비가 증가함에 따라(식각 깊이가 증가할수록) 식각이 중지되거나, 반도체 기판(31), 질화막 스페이서(39), 포토레지스트 패턴(43)과의 선택비의 저하없이 콘택홀(44)을 안정되게 형성할 수 있다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.
본 발명은 식각 가스의 양을 식각시간에 따라 연속적으로 증가 또는 감소시켜 원하는 식각 특성을 얻을 수 있다. 특히, 본 발명은 종횡비에 따라 폴리머 제거용 산소 가스의 양을 변경시켜 높은 종횡비를 갖는 콘택홀을 포토레지스트 패턴 및 하지막의 손실없이 고선택적으로 형성할 수 있다.
Claims (11)
- 반도체 기판이 로딩되는 식각 챔버;상기 식각 챔버 및 가스 소스에 연결되어 상기 식각 챔버에 유입되는 식각 가스의 흐름을 일정하게 조절할 수 있는 유량 흐름 조절기(MFC);상기 유량 흐름 조절기에 연결되어 상기 식각챔버에 유입되는 식각가스의 양을 시간에 따른 함수식에 따라 유입할 수 있는 제어기; 및상기 제어기에 연결되어 이를 제어하는 주 제어기를 포함하여 이루어지는 것을 특징으로 하는 유동성 건식 식각 장치.
- 제1항에 있어서, 상기 제어기는 파형 발생기(function generator)를 포함하여 이루어지는 것을 특징으로 하는 유동성 건식 식각 장치.
- 제1항에 있어서, 상기 함수식은 1차 함수, 2차함수, 단차 함수(step function) 또는 주기 함수인 것을 특징으로 하는 유동성 건식 식각 장치.
- 반도체 기판 상에 물질막을 형성하는 단계;상기 물질막 상에 상기 물질막의 표면을 노출하는 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 마스크로 식각 가스의 양을 식각시간에 따른 함수식에 따라 제어하면서 상기 물질막을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 유동성 건식 식각 방법.
- 제4항에 있어서, 상기 물질막은 전도체, 부도체 또는 반도체인 것을 특징으로 하는 유동성 건식 식각 방법.
- 제4항에 있어서, 상기 함수식은 1차 함수, 2차함수, 단차 함수 또는 주기 함수인 것을 특징으로 하는 유동성 건식 식각 방법.
- 반도체 기판 상에 게이트 패턴을 형성하는 단계;상기 게이트 패턴의 양측벽에 질화막 스페이서를 형성하는 단계;상기 질화막 스페이서 및 게이트 패턴이 형성된 반도체 기판의 전면에 산화막을 형성하는 단계;상기 산화막 상에 상기 산화막의 표면을 노출하는 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 마스크로 주 식각가스는 일정하게 하고 폴리머 제거용 가스의 양을 식각시간에 따른 함수식에 의하여 제어하면서 산화막을 식각하여 상기 질화막 스페이서에 얼라인되는 셀프 얼라인 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 유동성 건식 식각 방법.
- 제7항에 있어서, 상기 주 식각가스는 불소를 함유하는 탄소 가스이며, 폴리머 제거용 가스는 산소 함유 가스인 것을 특징으로 하는 유동성 건식 식각 방법.
- 제7항에 있어서, 상기 함수식은 1차 함수, 2차함수, 단차 함수 또는 주기 함수인 것을 특징으로 하는 유동성 건식 식각 방법.
- 제7항에 있어서, 상기 셀프 얼라인 콘택홀을 형성하는 단계는,상기 게이트 패턴의 표면까지는 폴리머 제거용 식각 가스의 양을 증가하면서 상기 산화막을 식각하는 단계와, 상기 질화막 스페이서의 상부 부분까지는 폴리머 제거용 식각 가스의 양을 감소하면서 산화막을 식각하는 단계와, 반도체 기판까지는 폴리머 제거용 식각가스의 양을 증가하면서 산화막을 식각하는 단계로 이루어지는 것을 특징으로 하는 유동성 건식 식각 방법.
- 제7항에 있어서, 상기 게이트 패턴은 폴리실리콘 패턴, 실리사이드 패턴 및 질화막 패턴인 것을 특징으로 하는 유동성 건식 식각 방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990034932A KR20010018821A (ko) | 1999-08-23 | 1999-08-23 | 유동성 건식 식각 장치 및 이를 이용한 유동성 건식 식각 방법 |
JP2000252246A JP2001102368A (ja) | 1999-08-23 | 2000-08-23 | ダイナミックドライエッチング装置及びこれを用いたダイナミックドライエッチング方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990034932A KR20010018821A (ko) | 1999-08-23 | 1999-08-23 | 유동성 건식 식각 장치 및 이를 이용한 유동성 건식 식각 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20010018821A true KR20010018821A (ko) | 2001-03-15 |
Family
ID=19608283
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019990034932A KR20010018821A (ko) | 1999-08-23 | 1999-08-23 | 유동성 건식 식각 장치 및 이를 이용한 유동성 건식 식각 방법 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP2001102368A (ko) |
KR (1) | KR20010018821A (ko) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100400277B1 (ko) * | 2000-06-22 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 형성방법 |
US7998869B2 (en) | 2008-10-31 | 2011-08-16 | Samsung Electronics Co., Ltd. | Contact patterning method with transition etch feedback |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DK3229262T3 (en) | 2016-04-05 | 2018-12-03 | Siltronic Ag | PROCEDURE FOR STEAM PHASE Etching of a Semiconductor Wafer for Trace Metal Analysis |
-
1999
- 1999-08-23 KR KR1019990034932A patent/KR20010018821A/ko not_active Application Discontinuation
-
2000
- 2000-08-23 JP JP2000252246A patent/JP2001102368A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100400277B1 (ko) * | 2000-06-22 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 형성방법 |
US7998869B2 (en) | 2008-10-31 | 2011-08-16 | Samsung Electronics Co., Ltd. | Contact patterning method with transition etch feedback |
Also Published As
Publication number | Publication date |
---|---|
JP2001102368A (ja) | 2001-04-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10186428B2 (en) | Removal methods for high aspect ratio structures | |
CN100514570C (zh) | 等离子体蚀刻方法 | |
US4484979A (en) | Two-step anisotropic etching process for patterning a layer without penetrating through an underlying thinner layer | |
US7541270B2 (en) | Methods for forming openings in doped silicon dioxide | |
JP4632371B2 (ja) | 選択的ポリマー蒸着を用いた自己整合コンタクトホール形成方法 | |
US8901004B2 (en) | Plasma etch method to reduce micro-loading | |
US8722547B2 (en) | Etching high K dielectrics with high selectivity to oxide containing layers at elevated temperatures with BC13 based etch chemistries | |
WO1999016110A2 (en) | Plasma process for selectively etching oxide using fluoropropane or fluoropropylene | |
JP2000340552A (ja) | 酸化物及びフォトレジスト層に対して高度の選択性を有する異方性窒化物エッチング法 | |
US7183217B2 (en) | Dry-etching method | |
KR100376001B1 (ko) | 미세한 게이트 적층을 위한 폴리실리콘/폴리사이드 에칭방법 | |
US8084319B2 (en) | Precisely tuning feature sizes on hard masks via plasma treatment | |
EP1157411A1 (en) | Method for a consistent shallow trench etch profile | |
JP2002520848A (ja) | 2ステップ自己整合コンタクトエッチング | |
JPH11243084A (ja) | 酸化膜エッチング方法 | |
US6900136B2 (en) | Method for reducing reactive ion etching (RIE) lag in semiconductor fabrication processes | |
US6069087A (en) | Highly selective dry etching process | |
KR20010018821A (ko) | 유동성 건식 식각 장치 및 이를 이용한 유동성 건식 식각 방법 | |
KR100392362B1 (ko) | 습식방법에 의한 실리콘의 선택적 식각 방법 | |
US5908791A (en) | Method of forming a polycide gate of a semiconductor device | |
CN100403494C (zh) | 干蚀刻方法 | |
KR100497609B1 (ko) | 실리콘 질화막 식각방법 | |
KR102148247B1 (ko) | 플라스마 에칭 방법 | |
US20060138085A1 (en) | Plasma etching method with reduced particles production | |
JPH09162168A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E601 | Decision to refuse application |