KR20010015773A - 빠른 열적 가공(ｒｔｐ) 장치내에서 반도체 웨이퍼를산화시키는 방법 - Google Patents

빠른 열적 가공(ｒｔｐ) 장치내에서 반도체 웨이퍼를산화시키는 방법 Download PDF

Info

Publication number
KR20010015773A
KR20010015773A KR1020007004110A KR20007004110A KR20010015773A KR 20010015773 A KR20010015773 A KR 20010015773A KR 1020007004110 A KR1020007004110 A KR 1020007004110A KR 20007004110 A KR20007004110 A KR 20007004110A KR 20010015773 A KR20010015773 A KR 20010015773A
Authority
KR
South Korea
Prior art keywords
temperature
wafer
oxidation
rtp
gas
Prior art date
Application number
KR1020007004110A
Other languages
English (en)
Other versions
KR100370282B1 (ko
Inventor
빌프리트 레르히
롤란트 마더
페터 뮌칭거
게오르그 로터스
Original Assignee
헬무트 좀머, 베르너 바이안트
스티그 알티피 시스템즈 게엠베하
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 헬무트 좀머, 베르너 바이안트, 스티그 알티피 시스템즈 게엠베하 filed Critical 헬무트 좀머, 베르너 바이안트
Publication of KR20010015773A publication Critical patent/KR20010015773A/ko
Application granted granted Critical
Publication of KR100370282B1 publication Critical patent/KR100370282B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명는 RTP 장치내에서 반도체 웨이퍼의 표면상에 막을 제조하는 방법에 관한 것으로, a) 제 1 반응 기체의 증기압을 가진 분위기에서 제 1 온도 T1에서 웨이퍼를 바르게 처리하는 단계; 및 b) 제 1 반응 기체가 없는 분위기에서 제 2 온도 T2에서 웨이퍼를 빠르게 처리하는 단계를 포함한다.

Description

빠른 열적 가공(ＲＴＰ) 장치내에서 반도체 웨이퍼를 산화시키는 방법 {METHOD OF OXIDATION OF SEMICONDUCTOR WAFERS IN A RAPID THERMAL PROCESSING(RTP) SYSTEM}
오늘날 여러 다양한 유전체 막이 마이크로회로 기술에서 사용된다. 이러한 막의 다수는 마이크로회로가 형성되는 반도체 상에 증착된다. 하지만, 다른 것들은 반도체 자체로부터 성장되고 자연 막(native film)으로 불린다. 이러한 자연 막의 주된 장점은 이들이 오염물이 비교적 없다는 것이다. 이는 불순물 농도가 한정되는 고순도 기체 환경내에서 순수 반도체를 소비하며 성장되기 때문이다. 자연 막은 형성의 용이성과 하부에 위치하는 기판과의 우수한 계면으로 인해 반도체 제조에서 널리 사용된다. 실리콘에서, 모든 장치 표면 패시베이션은 자연 SiO2이지만, 다른 절연물이 증착된 막이 마이크로회로 제조시 제 2 층으로서 사용될 수 있다. 더욱이, 열적으로 성장된 산화물이 마스킹, 스크린 산화물, 장치 절연 및 터널 또는 게이트 유전체를 위해 사용된다. 이러한 다양한 응용은 지난 몇 년동안 출간된 실리콘 이산화물의 전기 특성과 성장 동력학에 관한 집중적인 연구를 주도해 왔고, 이들은 B. E. Deal과 S. Grove J. Appl. Phys. 36(12), 3770-3778(1965) 및 P.Balk, THE SI-SiO2SYSTEM, Elsevier Science Publishing, Amsterdam, 1988에 상세히 개시되어 있다.
이러한 연구의 대부분은 정제된 건식 산소(10ppm 이하의 H2O 함량) 또는 습식 산소 환경에서 통상적인 노(furnace) 산화에 중점을 두고, 이는 상기 참조 문헌과 B. E. Deal, J. Electrochem. Soc. 125(4), 576-579, (1978)에 상세히 개시되어 있다. 수년전에 1차 빠른 열적 가공 장치의 도입으로, 건식 산소 환경에서 1차 빠른 열적 산화(RTO) 데이터가 M. M. Moslehi, S. C. Shatas와 K. C. Saraswat, Appl. Phys. Let. 47(12), 1353-1355(1985)에 의해 출간되었다. 두꺼운 건식 실리콘 이산화물의 성장을 위해, 열용량의 너무 많은 시간-온도가 필요하다. 예를 들면, 실리콘 기판상에 19.3 나노미터(nm) SiO2막을 형성하기 위해 90sec에 대해 1150 C 처리가 필요하다. 이러한 높은 시간-온도 조합은 산화 이전에 얻어지는 전기 특성과 관련된 문제점을 야기하고, 그 결과 산화 동안 시간-온도의 감소가 불가피하다.
Moslehi 등은 CMOS 웰 가공을 위한 25nm 마스크 산화물의 초기 성장을 위해 대기압(650토르)에 가까운 습식 산화에 대해 Texas Instrument Technical Journal 9(5) 44-64, (1992)에 발표하고 있고, M. Glueck, U. Koenig, J. Hersener, Z. Nenyei와 A. Tillmann Mat.Res.Soc.Symp. Proc 342 215-225(1994)에서는 빠른 열적 가공(RTP) 장치내 습식 산화를 수행하는 탈염수를 가진 버블러 장치를 사용한다. 하지만, 버블러 방법의 반복성은 H2O 부분압의 불충분한 제어로 인해 우수하지 못하다. 더 높은 금속 오염과 입자 밀도 또한 이러한 방법과 관련된다.
이러한 심각한 문제점은 통상적인 노 기술로부터 공지된 발열 증기 장치를 가진 RTP 장치를 조합함으로써 해결되었다. 불순물 농도는 기체내 오염 잔여물에만 의존한다. 하지만, 그 결과로서의 산화물은 통상적인 노에서 제조된 산화물보다 더 낮은 품질을 가진다. 본 발명은 습식 산화물 및 RTP 장치에서 형성된 다른 자연 및 비-자연(non-native) 막의 품질을 가능한 최대치로 증가시키는 방법이다.
RTP 원리에 기초한 반응로는 웨이퍼 처리 동안 반응로 챔버 개구부의 일단부의 전체 단면을 가진다. 이러한 구성은 웨이퍼보다 상당히 큰 크기이고 더 두꺼운 여러 웨이퍼 홀더, 가드 링 및 기체 분배 플레이트가 챔버 내부로 유입되어야 하고, 프로세스가 변화될 때 또는 예를 들면, 여러 웨이퍼 크기가 사용될 때 용이하고 빠르게 변화되어야 하기 때문에 설정된 것이다. 반응 챔버의 크기는 원하는 이러한 부속품을 가지고 설계된다. 본 발명의 양수인에게 양도된 미국 특허 제 5,580,830은 기체 유입의 중요성 및 처리 챔버내 기체 유입을 조정하고 불순물을 제어하는 문내에 구경의 사용을 개시하고, 여기서는 참조를 위해 인용된다.
매우 넓은 분광 스펙트럼 응답을 가진 웨이퍼의 온도를 측정하는 것의 중요성이 미국 특허 제 5,628,564에 개시되어 있고, 이 역시 본 발명의 양수인에게 양도되었으며 여기서는 참조를 위해 인용된다.
통상적인 RTP 장치내에서 가열될 웨이퍼는 전형적으로 장치의 반사기 벽에 정확하게 평행하게 웨이퍼를 지지하는 다수의 석영 핀상에 안착된다. 종래 기술의 장치는 구비된 서셉터 전형적으로, 균일한 실리콘 웨이퍼상에 웨이퍼를 안착시킨다. 본 발명의 양수인에게 양도된 공동계류중인 특허출원번호 08/537,409에는 웨이퍼로부터 분리된 서셉터 플레이트의 중요성에 관해 개시하고 있고, 여기서는 참조를 위해 인용된다.
III-IV 반도체의 빠른 열적 가공은 실리콘의 RTP 만큼 성공적이지는 않다. 그 이유중 하나는 표면이 예를 들면, 갈륨 비화물(GaAs)내 비소(As)의 비교적 높은 증기압을 가지기 때문이다. 표면 영역은 As가 공핍하게 되고, 재료 품질이 문제시된다. 본 발명의 양수인에게 양도된 공동계류중인 특허출원번호 08/631,265에는 이러한 문제점을 극복하기 위한 방법 및 장치의 제공에 관한 개시하고, 여기서는 참조를 위해 인용된다.
광 펄스로 웨이퍼를 국부적으로 가열함으로써 저도핑된 비교적 낮은 온도 웨이퍼의 방출을 증가시키는 방법이 공동계류중인 특허출원번호 08/632, 364에 개시되어 있고, 여기서는 참조를 위해 인용된다.
본 발명은 빠른 열적 가공(Rapid Thermal Processing : RTP) 장치내에서 가열된 물체 표면상에 고품질 막을 제조하는 방법에 관한 것이다. 특히, 본 발명은 물체 표면상에 증착 또는 성장된 통상적으로 제조된 층의 품질을 개선시키는 방법에 관한 것이다. 본 발명은 빠른 열적 산화(Rapid Thermal Oxidation : RTO) 또는 빠른 열적 질화(Rapid Thermal Nitridation : RTN)와 같이 반도체 재료와 기체를 반응시킴으로써 형성된 재료 층을 가진 반도체 웨이퍼의 경우와 빠른 열적 화학 기상증착(Rapid Thermal Chemical Vapor Deposition : RT-CVD)와 같이 기체로부터 재료가 증착되는 경우에 특히 유용하다.
본 발명은 반복성을 개선시키고, 결함 밀도를 감소시키며 종래기술의 RTO 처리의 수율을 증가시킨다.
도 1은 AST SH2800e RTP 장치내에 설치된 발열 증기 발생기의 개략도.
도 2는 2slm의 일정한 유입 비율을 가지고 1150 C에서 30 s(1150 C, 30 s) 동안 H2O2-비율의 함수로서의 문헌 값에 대한 실험적 결과를 비교하는 도시하는 도면.
도 3은 증기내 실리콘의 등시 및 등온 산화(91% H2O, 692 토르; p(B), (111), 2-6 오옴-㎝, 밀페된 심볼; p(B), (100), 1.7-12 오옴-㎝, 개방 심볼)를 도시하는 도면.
도 4는 p(B), (111), 2-6 오옴-㎝ 실리콘에 대한 산화 상수의 평가를 도시하는 도면.
도 5는 저/고도핑된 p(B)-형, (111) 및 (100) 방향의 실리콘 웨이퍼상의 습식 산화에 대한 온도에 대한 선형 비율 상수 B/A의 의존도를 도시하는 도면.
도 6은 저도핑된 n(P)-형, (100) 및 (111) 방향의 실리콘 웨이퍼상의 습식 산화의 온도에 대한 선형 비율 상수 B/A의 의존도를 도시하는 도면.
도 7은 다른 온도, 시간 및 다른 기판에서의 (111) 방향의 웨이퍼에 대한 증기내 산화물 성장에 대한 산화 비율을 도시하는 도면.
도 8은 (111) 방향의 p(B)-형 웨이퍼에 대한 포물형 비율 상수 B의 온도 의존도를 도시하는 도면(박스 A, 표 1).
도 9는 965 C와 115 C에서의 초기 도핑 농도에 대한 선형 비율 상수의 의존도를 도시하는 도면.
도 10은 n(As)-형 기판상에서 RTP 성장된 산화물의 항복 특성을 도시하는 도면.
도 11은 본 발명에 따른 방법의 순서도.
본 발명에 따르면, RTP 장치내 물체 표면상에 막을 제조하는 통상적인 단계 이후 초기 가공 단계에서 사용된 것과는 다른 기체 환경내에서 물체를 가공하는 추가의 단계가 후속한다. 본 발명의 더욱 바람직한 실시예에서, 물체의 온도는 낮춰지는 한편 초기 가공 기체는 RTP-챔버로부터 제거된다. 초기 가공 기체의 활성 성분의 부분압이 소정값에 도달한 이후, 물체의 온도가 초기 가공 단계에서 사용된 것과는 다른 기체 환경하에서 물체를 가공하는 추가의 단계에 대해 상승된다.
실험적 셋업
이러한 실험을 위해 모든 웨이퍼는 발열 증기 발생기와 조합된 통상적인 AST SHS2800e RTP 장치내에서 어닐링되었다.
빠른 열적 가공 장치는 웨이퍼의 하부와 상부에 위치하는 텅스텐 할로겐 램프와 4개의 사이드램프, 독립적인 램프 제어 및 독립적인 상부와 하부 히터 싱크 제어에 의해 특징을 가진다. 램프의 파워는 설계 규칙에 따른 어떠한 단계에서도 제한 또는 램프 업(ramp up)과 램프 다운(ramp down)될 수 있다. 웨이퍼는 금속 코팅된 거울 챔버내 석영 반응로에 의해 둘러싸이고, 이는 광자 박스라 불린다. 온도는 고온계에 의해 측정되고, 이는 2.75 m 파장에서 웨이퍼 후면으로부터의 방출을 검출한다.
도 1에서, 발열 장치의 개략도가 도시된다. 석영 반응로 용기(2)는 기체 주입기 영역내에서 700 C로 저항적으로 가열된다. 등급(grade) 5.0의 수소 기체(4)와 산소 기체(6)가 유량 제어기(8, 10)에 의해 제어된다.
수소와 산소의 자동 점화가 650 C 이상의 온도에서 반응 용기(2)내에서 발생된다. 기체의 혼합물은 두 개의 유량 제어기(8, 10)에 의해 제어되고 이들 둘의 최대 H2:O2-비율로 한정된다. 안전성에 대한 고려하면, 9% 과도 산소를 가진 91% H2O 증기의 최대 농도가 전체 기체 유입내에서 설정될 수 있도록 1.67의 비-화학양론적 수소-산소 비율을 야기한다.
석영 반응 용기(2)가 어떠한 금속 접촉부 없이도 석영 결합기(14)에 의해 석영 RTP 반응로(12)에 직접 결합된다. 반응 용기(2)와 RTP 반응로(12) 사이의 짧은 거리는 어떠한 응축도 발생하지 않도록 한다. 반응 용기(2)와 RTP 반응로(12) 사이에, 표준 프로세스 기체 장치(16)가 석영 결합기(14)에 결합된다.
전체 장치의 제어는 SHS 제어기(18)에 의해 수행된다. 발열 제어기(20)는 SHS 제어기(18)의 슬레이브로서 역할을 하고, H2O 증기가 세트포인트와 판독를 가진 표준 기체 라인으로서 사용될 수 있다. 이는 용이한 사용을 가능케 한다. 플레임 센서(22), H2센서 및 O2압력 제어기(도시 안됨)과 같은 모든 안전 형상부가 장치내에 구비된다.
습식 산화를 위한 상세한 설계는 W. Lerch, Phys. Stat. Sol. (a)158 117-136(1996)에 의해 설명된 바와 동일한 기본 구조를 사용한다. 기체 처리는 건식 산화 설계에 비해 약간 다르다. 모든 이러한 설계에 대해, (50 C/s)의 원하는 산화 온도에 대한 일정한 온도 램프 업 및 (25 C/s)의 램프 다운이 사용된다. 가열 동안 기체 유입은 1.82 slm H2O와 0.18 slm O2즉, 91%(692 토르) 증기를 가진 2.0 분당 표준 리터(stamdard liters per minute:slm)이고, 이는 등시 및 등온 어닐링 동안 최대 산화물 성장을 이끈다. 준비 상태 온도 이하로 냉각하는 것은 순수 질소 기체 환경에서 수행되었다. 도 2는 문헌 값과 비교하여 2 slm의 일정한 유입 비율로 1150 C에서 30 s 동안 H2:O2의 함수로서 산화물 두께의 실험 결과를 도시한다. 웨이퍼는 6-18 오옴-㎝ 저항을 가진 200 mm 직경의 <100> p-형 붕소 도핑되었다. 증가하는 산화물 두께는 처리 기체내 H2O 증기의 포화도 및 달톤의 법칙으로 계산된 부분압에 직접 관련한다.
이 경우 습식 프로세스는 안정성의 이유로 91% 증기가 흐르도록 하고 최대 성장 비율을 한정한다.
산화물 성장에 대해, 125 mm CZ-웨이퍼의 여러 형태에 대해 설명된 실험은 표 1내 요약된 파라미터를 사용한다.
여러 형태의 웨이퍼에 대한 산화 조건은 0 sec 내지 300 sec 사이의 시간-분할을 가진 825 C 내지 1150c 사이에서 변한다. 0초 설계는 램프 동안 산화물 성장의 영향을 고려한다. 이는 전체 프로세스 동안의 산화물 성장으로부터 일정한(steady) 상태 동안의 산화물 성장을 분리시킨다. 그러므로, 배치 노로부터 문헌 값을 비교하는 것이 더욱 신뢰성이 있게 된다. 산화물 두께 d는 1Å의 측정 정확도와 0.1Å의 반복성을 가진 PLASMOS 엘리소미터 SD 2300(굴절률 n=1.465)를 사용하여 측정되었다. 이러한 에러는 무시할 수 있다. 산화물 두께에 대해 계산된 에러는 0.6%의 AST SHS2800e RTP 장치의 전형적인 반복성과 같이 웨이퍼상의 121개 포인트에서의 각각의 측정의 평균으로부터의 표준 편차이다. 전체 에러는 개별 에러의 합이다. 125 mm 웨이퍼상에서 모든 다른 시간 및 온도 조건에 대해 1.9%의 평균 균일성이 얻어진다. 균일성의 추가의 최적화는 측정에서의 더 작은 에러를 유도한다.
200 mm 웨이퍼상에서 최적화된 산화 프로세스(1150 C, 30 s:평균 산화물 두께 522 Å)는 1.7%의 균일성을 이끈다. 4 A/K의 감도와 35.6 Å의 측정된 산화물 범위에서, 웨이퍼에 대한 8.9 C의 절대 온도 범위가 계산될 수 있다. 이러한 습식 산화에 대한 감도는 건식 산화보다 수 배 더 높고 산화물 두께에 따라 변한다.
실리콘 산화는 상술된 바와 같이 Deal과 Grove의 선형-포물형 마이크로스코픽 공식을 사용하여 모델링된다. 빠른 열적 산화의 물리적 측정은 입사 광자가 자신들의 에너지를 10-3내에서 광자를 통해 200마이크로미터 두께의 실리콘 고체에 전달하기 때문에 통상적인 노 산화에 대한 것과 거의 동일하다. 이하에서 산화 프로세스의 특징적인 데이터가 설명된다. 도 3에서, <111>과 <100> 방향을 가진 저도핑된 p(B)-형 웨이퍼에 대한 산화물 두께 d 대 산화 시간 t의 상세한 개략도가 도시된다. 표 2에서, 여러 웨이퍼 형태에 대한 최대 및 평균 산화물 두께가 요약된다. 비교를 위해 몇몇 빠른 열적 산화 데이터가 추가된다.
산화제 플럭스의 미분식의 d의 해는 산화물 성장과 관련되고, t=0에서의 초기 경계 조건 d0=0은 선형 포물형 성장 비율 관계식을 이끈다.
(1)
여기서,
(2)
(3)
(4)
C*는 기체 환경내 평형 산화제 농도이고, N1은 설장하는 산화물의 단위 부피에 결합된 산화제 분자의 수, kS는 산화를 위한 화학 표면 반응 비율 상수, h는 산화제의 기체-상태 전달 계수 및 Deff는 산화물내 산화제의 유효 확산 계수이다.
d의 시간 의존도는 식 (1)로부터 유도되고, 두 개의 제한 경우가 분리될 수 있다. 긴 시간에 대해, 포물형 법칙은 식 (1)의 해이다. 상수 B는 포물형 비율 상수로서 불린다. 이러한 상수는 산화(두꺼운 산화물의 경우)의 확산-제한된 경우를 설명한다. 짧은 시간에 대해, T>>A2/4B, 식(1)은 선형 법칙으로 간단해진다.
(5)
선형 비율 상수는 이하의 방식으로 결정된다
(6)
성장 비율은 계면 반응에 더욱 의존하며 ks의 값과 계면에서의 산화제의 농도에 의해 제한된다.
상수 A, B에 대한 수치적 값의 계산은 식 (1)로부터 추론된다. 전체 산화물 두께 d는 결과적인 램핑 산화물 두께 d0대 직선내 품질 t/(d-d0) 수율만큼 감소한다. 절편은 -A와 같고 기울기는 B(t=0)과 같다. 간략함을 위해, 감소된 산화물 두께 dR은 dR=d-dO로 정의된다. J. Appl.Phys. 31, 3436-3439(1992)내 건식 빠른 열적 산화를 연구한 푸쿠다 등과 비교하여, 습식 산화에서 램프 업/다운 동안 성장된 측정된 전체 산화물 두께는 일정한 상태 선장(예를 들면, p(B), (111), 2-6오옴-㎝ 웨이퍼:1150 C, 0 sdO=137Å; 965 C, 0 sdO=27Å)과 비교하여 고려되어야만 한다. 도 3의 (111) 방향의 웨이퍼의 습식 산화 데이터는 도 4에 도시된다.
모든 다른 검사된 웨이퍼 파라미터(방향, 저항) 및 온도 직선이 얻어진다. A와 B에 대한 절대값이 여러 웨이퍼 특성에 대해 결정된다.
선형 및 포물형 성장 비율 상수 대 온도
도 5에서, (111)과 (100) 방향을 가진 p(B)-형 저도핑된 웨이퍼 선형 비율 상수는 참조를 위해 Deal과 Grove의 데이터와 함께 도시된다. 추가적으로, p-형 웨이퍼 (100) 0.01-0.02 오옴-㎝로부터의 데이터가 도 5에 추가된다. 아레니어스 도표로부터 계산된 활성화 에너지는 (111) 방향의 웨이퍼, (1.79+/-0.04)eV와 (100) 고도핑된 웨이퍼(1.77+/-0.03)에 대해 유사하다. 이러한 값은 1.83eV/분자인 Si-Si 결합을 끊기 위해 필요한 에너지를 가진 밀접한 배치이다. (예를 들면, L. Paulimg, The Nature of the Chemical Bond, Cornell Unversity Press, New York, 1960, 3rded., pages 85 참조). 반면에, Deal과 Grove는 1.95eV(640 토르 H2O)를 보고하고 있고, 푸투다 등은 빠른 열적 산화를 가진 2.0eV이다. 저도핑된 (100) 데이터에 대해, 기울기는 더 가파르고 이에 따라 (2.10+/-0.02)eV의 활성화 에너지를 가지도록 한다. 따라서, 산화물 성장은 동일한 열용량에 대해 더 느리다.
n(인 도핑된)-형 저도핑된 (111)과 (100) 방향의 웨이어에 대해, Deal과 비교되는 유사한 활성화 데이터가 얻어진다. 본 발명의 데이터는 도 6의 Deal과 함께 도시된다. (111) 방향의 웨이퍼에 대한 활성화 에너지는 (2.03+/-0.03) eV이고, (100) 방향에 대해서는 (2.04+/-0.02) eV이다. (111) 방향과 (100) 방향 사이의 b/a의 비율은 Deal의 데이터와 상당히 유사하게 상응한다. p(붕소 도핑된)-형 및 n(P)-형 웨이퍼에 대한 아레니어스 점들은 배치 노 데이터와 발열부가 구비된 본 발명의 RTP 장치에 모두 적합하다. 비율 상수의 물리적 의미를 규명하기 위해 사용 가능한 방법은 시간의 함수로서 산화물 두께를 도시하는 것이다(식 (10로부터 유도).
(7)
이는 빠른 열적 산화 프로세스에 대해 매우 중요하다. 선형 법칙으로부터 포물형 법칙으로의 전달은 0.5마이크로미터 이상의 두꺼운 산화물층을 가진 노 프로세스만큼 잘 정의되지는 않는다. 얻어진 모든 데이터는 식(7)에 의해 설명될 수 있다. 예를 들면, (111) 방향의 n/p-형 데이터가 도 7에 도시된다. 도 7로부터 대부분의 데이터가 선형 영역내에 위치하는 것을 알 수 있다. 선형으로부터 포물형 특성으로의 전이가 정확하게 한정되지 않기 때문에, Deal과 Grove로부터의 산화물 데이터가 도 7에 추가되었다. 이러한 데이터와 함께 어떠한 WRTO 데이터도 매우 긴 산화 시간동안 포물형 법칙을 따르지 않는다는 것을 알 수 있다.
포물형 비율 상수 대 온도의 온도 의존도가 도 8에 도시되어 있다. p(B)-형 데이터 (111), 박스 A)가 예로서 도시되고, 모든 다른 기판은 유사한 의존도를 나타낸다. 일반적으로, 비율 상수는 산화제의 확산도가 제한 조건이기 때문에, 기판 도핑 및 산화 프로세스에 무관한다. 도 8에 도시된 바와 같이, RTP 장치내 증기 산화 시간은 825 C 데이터에 대해 포멀형 성장을 이끌지는 않는다. 10시간의 이들의 최대 산화 시간에 비해, WRTO 시간은 120배 더 짧다. 이 경우, 계면에 제한된 산화는 확산 제한 산화와는 분리된다. 심지어 푸쿠다 등(1.74eV)로부터의 건식 RTO 데이터는 Deal과 Grove(1.123eV)보다 포물형 성장 비율 상수에 대해 더 큰 활성화 에너지를 야기한다.
선형 성장 비율 상수 대 도핑 농도
문헌내 산화 동력학을 대표하는 대부분의 데이터는 산화 온도에서 고유한 저도핑된 실리콘 기판(1오옴-㎝ 이상의 저항)에 대해서만 유효하다. 고도핑된 기판에 대해, 도핑-강화 산화(DEO) 효과가 관찰되고, 벌크에 의해 보고된 바와 같다. 도 9에서, 도핑 농도에 대한 선형 비율 상수가 1150 C에 대해 도시된다. 에러 바아 내에서 어떠한 상당한 DEO 효과도 관찰되지 않는다. 1150 C에서, 산화물 성장에 대한 온도의 영향이 벌크 도핑 농도보다 높고 965 C에서의 효과는 반대이다(도 9 참조). 벌크는 900 C(건식 산화)에서 B/A-값의 선형 증가 및 4×1019㎝-3보다 큰 인 도펀트 농도를 개시한다. DEO 효과는 주로 증가되는 도핑 농도에 따른 선형 성장 비율의 증가에 의해 야기되는 반면, 포물형 성장 비율은 농도 간격에 대해 일정하게 유지된다. 벌크는 더 높은 도핑 농도(>1020㎝-3)에 대해 더 강하고 더 뚜렷한 특성을 나타낸다는 것을 개시하고 있다.
전기 항복 특성
실리콘-실리콘 이산화물 계면에서의 습식 산화의 화학법은 완전히 이해되지은 않는다(R.B. Fair, "Diffusion and oxidation of silicon" in MICROELECTRONICS PROCESSING:CHEMICAL ENGINEERING ASPECTS, Eds. Dennis W. Hess and Klavs F. Jensen, American Chemical Society, Washington, 1989, pp.265-323). SiOH의 전자 어셉터 특성 및 SiH의 전자 도너 특성이 수용된다. 그러므로, 수소(물)에 대한 산화 및 어닐링 조건의 적절한 제어가 우수한 전기 항복 특성을 가진 고품질 산화물에 대한 기술에서 중요한 단계이다. 실리콘상의 SiO2막내 수소의 영향은 Revesz in J.Electrocjem. Soc. 126 122-130(1979)에 개시되어 있다.
더 적은 결함을 가지며 더 균일한 산화물을 위해, Deal은 배치 노 가공 동안 금속 불순물로부터의 보호를 위해 HCl의 적은 양의 추가를 사용했다. 본 발명의 RTP 결과는 추가의 HCl 또는 TCA가 필요하지 않다는 것을 나타낸다. 주된 우수한 전기 항복은 이를 잘 나타낸다. 1050 C에서 240초 동안 순수 건식 산화는 0.51의 결함 밀도(DD)(<0.1 쿨롱(1㎝2커패시터를 위한 ㎝2)와 99%의 수율을 가진 118Å의 산화물 두께를 제공한다. 1050 C에서 30초 동안 순수 습식 산화는 97%의 수율을 가진 DD=51을 제공한다. 4개의 실험에 대해 91% H2O 화합물을 가진 1050 C, 30s 습식 산화와 포스트 산화 어닐링(POA)을 사용하였다. POA는 막내에 남아있는 수소를 밖으로 나가도록 하고, DD를 감소시키며 수율을 증가시킨다. 모든 POA의 열용량은 1100C, 30s이다. POA 동안 기체 환경의 변화는 수율에서의 약간의 변화를 이끈다(POA(GOI I); 100%O2;POA(GOI II):90%N2및 10%O2;POA(GOI III), POA(GOI IV):100%N2). 이러한 실험은 125 mm n(As)-형 에피-웨이퍼(에피-층 저항 0.25 오옴-㎝, 기판 저항<5밀리오옴-㎝)를 가지고 수행된다. 산화 단계와 POA 사이에 건식 기체를 가지고 RTP 챔버를 적절하게 플러싱하는 것이 중요하다. 750 C에서 10초 동안 챔버를 플러싱하는 동안, 100% O2내 습식 산화물과 POA의 합의 수율은 100%에서 86%로 감소되었다. 여기서 플러싱 단계는 챔버의 벽내에 흡수된 수소를 제거하는데 필요하다고 가정한다. 그렇지 않으면, 산화물내 수소를 밖으로 나오도록 하는 동안, 챔버 벽이 수소 소스로서의 역할을 하기 대문에 적절하게 제거할 수 없다. 이하의 모든 실험에 대해, 챔버 온도는 습식 산화 온도로부터 750 C로 램프 다운하고, 챔버는 130초 동안 플러싱된다. POA내 챔버내 수소의 부분압은 바람직하게는 1000ppm 이하, 더욱 바람직하게는 100ppm 이하, 가장 바람직하게는 10ppm 이하이다. 여기서 챔버를 플러싱하기 위해 사용된 건식 산소 또는 질소의 유입 비율내에 제한되었다. 130초는 챔버내 기체를 4번 바꾸기에 충분한 시간이다. 하지만, 더 많은 건식 기체 유입이 플러싱 시간을 실질적으로 단절시킬 수 있는지는 확실하지 않은데, 그 이유는 POA 단계내 수소 압력을 감소시키는데 필요한 시간이 챔버 벽으로부터 흡수된 수소를 유도하기 위해 필요한 시간과 관련하기 때문이고, 추가의 실험에 의해 결정되어야만 하는 최대값 이하로 농도가 유지되는 한 수소 농도의 절대값과 관련을 가지지 않기 때문이다. 이러한 실험의 성능은 본 명세서에 의해 당업자에게 충분히 이해될 수 있을 것이다. 최소 플러싱 시간을 위한 정확한 시간-온도는 당업자에게 분명한 실험에 의해 알 수 있을 것이다.
RTP 성장된 산화물의 유전 특성은 전류 램프 GOI(게이트 산화물 집적도) 실험으로 검사된다. 여러 웨이퍼상의 커패시터의 항복 특성은 도 10에 도시된다. 두 개의 다른 결함 모드가 이러한 도면에서 구별될 수 있고, 이는 W. Bergholz, Mat, Sci. Eng. B4, 359-366(1989)에 개시되어 있다. 5-10 C/㎝-2의 전하 밀도 주위의 항복의 가파른 증가는 여기서 사용된 재료내 고유 유전 SiO2파손에 대해 전형적인 것이다. 산화물내 약한 부분에 대한 표시인 몇몇 마모 항복만이 이러한 고유 파손 이전에 발견될 수 있다. 사전-항복으로 인한 결함 밀도가 계산되고 이는 0.25㎝-2이하이다. 본 발명에서 사용된 에피택셜 웨이퍼상의 열적 산화물은 산화 동안 소모된 실리콘내 낮은 결함 밀도로 인해 매우 높은 게이트 산화물 품질의 자재성을 가지는 것으로 공지되어 있다. 도 10에 도시된 결과는 배치 노 튜브에서 얻어지는 게이트 산화물과 비교된다. 에피택셜 웨이퍼가 최상의 결정 완성도를 제공하고 이에 따라 프로세스에 대한 최상의 감도 시험이 결함을 유도하기 때문에, 본 발명의 RTP 증기산화 프로세스가 고품질 산화물을 제조할 수 있다고 결론 내릴 수 있다.
SiO2, 실리콘 및 다른 실리콘상의 막 또는 가른 기판의 빠른 열적 화학 증기 증착(RT-CVD)는 전형적으로 필요한 막을 제조하기 위한 수소 또는 할로겐 함유 기체의 항복을 사용한다. 챔버내에서 발생되거나 또는 막내에 남겨진 수소 또는 할로겐이 막 특성 또한 변화시키는 것을 알 수 있다.
따라서, CVD 반응에 사용된 다른 기체내 사전 어닐링(PA) 또한 필요할 것이다. 이 경우, 정확하게 선택된 파라미터를 가진 플러싱 단계 또한 더 나은 재료 품질을 위해 사용될 수 있다.
도 11은 본 발명에 따른 방법의 순서도이다. 도시된 램프 비율은 바람직한 것이지만, 웨이퍼에 손상을 주기 않도록 더 적을 수 있다. 램프 비율은 조사(illumination)의 균일성 또는 웨이퍼의 균일성이 증가되는 것보다 다르다. 단계 1110은 수증기 분위기에서 산화 온도로 램프 업된 웨이퍼의 온도를 도시한다. 단계 1120은 1050 C에서 30초 동안 습식 산화 단계이다. 단계 1130은 이 경우 750 C인 플러싱 온도로 온도를 램프 다운하고, 단계 1140은 130초 동안 장치를 플러싱하는 것을 도시한다. 실험에 의해 알려진 선택적인 시간과 온도가 이 단계에서 선택적으로 사용될 수 있다. 단계 1150에서, 온도는 1100 C로 상승되고, 단계 1160에서, 웨이퍼는 수소를 함유하지 않는 분위기에서 30초 동안 POA를 가진다. 단계 1170에서, 온도는 750 C로 램프 다운되고, 프로세스가 단계 1180에서 종결된다.
많은 프로세스가 당업자에게 공지되어 있다. 이들중에서 RTP 장치내에서 가열된 반도체 웨이퍼의 표면상에 막을 증착 또는 성장시키는데 활성 기체가 사용되고 제 2 기체 분위기내에서 웨이퍼를 가열함으로써 결과적인 재료로부터 제 1 기체의 활성 성분을 유도하는데 다른 기체가 사용된다. 더욱 바람직한 실시예는 막 또는 제 2 기체 분위기가 제 1 및 제 2 기체 처리 사이에서 챔버의 적절한 플러싱에 의해 제 1 기체의 성분으로 오염되지 않도록 한다. 플러싱 단계의 시간과 온도가 상술된 과정을 따라 각각의 처리에 대한 실험에 의해 발견된다.
언급된 미국 특허, 특허 출원서 및 참조문헌이 참조를 위해 인용되었다.

Claims (7)

  1. RTP 장치내에서 반도체 웨이퍼 표면상에 막을 제조하는 방법에 있어서,
    a) 제 1 반응 기체의 증기압을 가진 분위기에서 제 1 온도 T1에서 웨이퍼를 바르게 처리하는 단계; 및
    b) 제 1 반응 기체가 없는 분위기에서 제 2 온도 T2에서 상기 웨이퍼를 빠르게 처리하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    c) 상기 온도 T1으로부터 상기 온도 T1보다 낮은 제 3 온도 T3로 상기 웨이퍼 온도를 감소시키는 단계;
    d) 상기 제 1 반응 기체가 없는 기체로 상기 장치를 플러싱하는 단계; 및
    e) 상기 웨이퍼 온도를 T2로 상승시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. RTP 장치내에서 반도체 웨이퍼를 산화시키는 방법에 있어서,
    a) 수증기의 증기압의 분위기에서 제 1 온도 T1에서 상기 웨이퍼를 빠르게 처리하는 단계; 및
    b) 수증기가 없는 분위기에서 제 2 온도 T2에서 상기 웨이퍼를 빠르게 어닐링하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제 3 항에 있어서, 상기 b) 단계내 상기 수증기 농도는 1000ppm 이하인 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서, 상기 단계 b)내 수증기 농도는 100ppm 이하인 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서, 상기 단계 b)내 수증기 농도는 10ppm 이하인 것을 특징으로 하는 방법.
  7. 제 3 항에 있어서, 상기 방법은
    c) 상기 온도 T1으로부터 상기 온도 T1보다 낮은 제 3 온도 T3로 상기 웨이퍼 온도를 감소시키는 단계;
    d) 상기 수증기가 없는 기체로 상기 장치를 플러싱하는 단계; 및
    e) 상기 웨이퍼 온도를 T2로 상승시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
KR10-2000-7004110A 1997-10-17 1998-10-14 급속 열적 가공(ｒｔｐ) 장치내에서 반도체 웨이퍼를 산화시키는 방법 KR100370282B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/953,590 1997-10-17
US08/953,590 US5935650A (en) 1997-10-17 1997-10-17 Method of oxidation of semiconductor wafers in a rapid thermal processing (RTP) system

Publications (2)

Publication Number Publication Date
KR20010015773A true KR20010015773A (ko) 2001-02-26
KR100370282B1 KR100370282B1 (ko) 2003-02-12

Family

ID=25494223

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-7004110A KR100370282B1 (ko) 1997-10-17 1998-10-14 급속 열적 가공(ｒｔｐ) 장치내에서 반도체 웨이퍼를 산화시키는 방법

Country Status (6)

Country Link
US (1) US5935650A (ko)
EP (1) EP1025581A1 (ko)
JP (1) JP3472262B2 (ko)
KR (1) KR100370282B1 (ko)
TW (1) TW546404B (ko)
WO (1) WO1999021219A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101124869B1 (ko) * 2003-07-04 2012-03-27 가부시끼가이샤 도시바 실리콘 산화막의 형성 방법 및 장치

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW462093B (en) * 1997-03-05 2001-11-01 Hitachi Ltd Method for manufacturing semiconductor integrated circuit device having a thin insulative film
US6077751A (en) * 1998-01-29 2000-06-20 Steag Rtp Systems Gmbh Method of rapid thermal processing (RTP) of ion implanted silicon
US6291868B1 (en) 1998-02-26 2001-09-18 Micron Technology, Inc. Forming a conductive structure in a semiconductor device
NL1008749C2 (nl) * 1998-03-30 1999-10-05 Asm Int Werkwijze voor het chemisch behandelen van een halfgeleidersubstraat.
US6387777B1 (en) * 1998-09-02 2002-05-14 Kelly T. Hurley Variable temperature LOCOS process
US6255231B1 (en) * 1998-10-02 2001-07-03 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming a gate oxide layer
KR100682190B1 (ko) 1999-09-07 2007-02-12 동경 엘렉트론 주식회사 실리콘 산질화물을 포함하는 절연막의 형성 방법 및 장치
US6171911B1 (en) * 1999-09-13 2001-01-09 Taiwan Semiconductor Manufacturing Company Method for forming dual gate oxides on integrated circuits with advanced logic devices
KR100653976B1 (ko) * 1999-12-30 2006-12-05 주식회사 하이닉스반도체 Ｇｏｉ평가용 실리콘 웨이퍼의 형성방법
US6417070B1 (en) 2000-12-13 2002-07-09 International Business Machines Corporation Method for forming a liner in a trench
US6727140B2 (en) 2001-07-11 2004-04-27 Micron Technology, Inc. Capacitor with high dielectric constant materials and method of making
US6495428B1 (en) 2001-07-11 2002-12-17 Micron Technology, Inc. Method of making a capacitor with oxygenated metal electrodes and high dielectric constant materials
US7037730B2 (en) 2001-07-11 2006-05-02 Micron Technology, Inc. Capacitor with high dielectric constant materials and method of making
US7385954B2 (en) * 2003-07-16 2008-06-10 Lucent Technologies Inc. Method of transmitting or retransmitting packets in a communication system

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4544418A (en) * 1984-04-16 1985-10-01 Gibbons James F Process for high temperature surface reactions in semiconductor material
US4791071A (en) * 1986-02-20 1988-12-13 Texas Instruments Incorporated Dual dielectric gate system comprising silicon dioxide and amorphous silicon
FR2605647B1 (fr) * 1986-10-27 1993-01-29 Nissim Yves Procede de depot en phase vapeur par flash thermique d'une couche isolante sur un substrat en materiau iii-v, application a la fabrication d'une structure mis
JPS6414025A (en) * 1987-06-15 1989-01-18 Nippo Co Ltd Bonding-section press drier for paper bag
US5059448A (en) * 1990-06-18 1991-10-22 Dow Corning Corporation Rapid thermal process for obtaining silica coatings
KR940009597B1 (ko) * 1991-08-22 1994-10-15 삼성전자 주식회사 반도체장치의 게이트산화막 형성법
US5498577A (en) * 1994-07-26 1996-03-12 Advanced Micro Devices, Inc. Method for fabricating thin oxides for a semiconductor technology
US5612249A (en) * 1996-05-14 1997-03-18 Advanced Micro Devices, Inc. Post-gate LOCOS

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101124869B1 (ko) * 2003-07-04 2012-03-27 가부시끼가이샤 도시바 실리콘 산화막의 형성 방법 및 장치

Also Published As

Publication number Publication date
JP2001521284A (ja) 2001-11-06
TW546404B (en) 2003-08-11
US5935650A (en) 1999-08-10
JP3472262B2 (ja) 2003-12-02
EP1025581A1 (en) 2000-08-09
WO1999021219A1 (en) 1999-04-29
KR100370282B1 (ko) 2003-02-12

Similar Documents

Publication Publication Date Title
KR100370282B1 (ko) 급속 열적 가공(ｒｔｐ) 장치내에서 반도체 웨이퍼를 산화시키는 방법
EP1340247B1 (en) Method of forming dielectric films
EP0323071B1 (en) Method of fabricating a semiconductor device with low defect density oxide
CA1141870A (en) Method for forming an insulating film on a semiconductor substrate surface
US7105055B2 (en) In situ growth of oxide and silicon layers
US5508207A (en) Method of annealing a semiconductor wafer in a hydrogen atmosphere to desorb surface contaminants
EP0264774A2 (en) Improved post-oxidation anneal of silicon dioxide
JP2007142442A (ja) シリコン基板の高速昇降温処理（ｒｔｐ）方法
US5153701A (en) Semiconductor device with low defect density oxide
US6303520B1 (en) Silicon oxynitride film
Dumin et al. Autodoping of silicon films grown epitaxially on sapphire
JPH0684819A (ja) 高濃度にドープされた半導体物質の製造方法
Inada et al. Chemical vapor deposition of silicon nitride: encapsulant layers for annealing gallium arsenide
Lerch et al. Wet rapid thermal oxidation of silicon with a pyrogenic system
Moslehi et al. Interfacial and breakdown characteristics of MOS devices with rapidly grown ultrathin SiO 2 gate insulators
Hsieh et al. Selective deposition of in situ doped polycrystalline silicon by rapid thermal processing chemical vapor deposition
Lahav et al. Examination of Pitting Formation in Rapid Thermal Annealing of Self‐Aligned GaAs MESFETs
Watanabe et al. A study of Si (111) surface oxidation by temperature programmed desorption
Feil Electrical and optical characterization of defects in strontium titanate thin films grown by organometallic chemical vapor deposition
Miller et al. Undoped Buffer Layer Development.
Holm et al. Large-Area Epitaxial Growth of Chalcogen-Doped Silicon
Lemiti et al. Physical properties of RT-LPCVD and LPCVD polysilicon thin films: application to emitter solar cell
Fukada et al. Wet oxidation using single wafer furnace
Laser LASER ACTIVATED VAPOUR PHASE PROCESSES FOR NANOELECTRONIC FABRICATION
Khan et al. Digital oxide deposition of SiO 2 layers on wafers

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080115

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee