KR20010014858A - 출력 스루 레이트 제어 회로 - Google Patents

Abstract

고전압 또는 서지 전압으로부터 내부 회로를 보호하며 회로 면적을 증가시키지 않으면서, 부하에 인가된 전압에 관계 없이, 출력 전류를 일정하게 제어할 수 있는 출력 스루 레이트 제어 회로를 제공한다. 본 발명의 출력 스루 레이트 제어 회로에서, 인버터 (1) 및 인버터 (2) 는 입력 제어 신호 (Din) 의 극성을 반전시킨다. MOS 트랜지스터 (3) 의 게이트는 인버터 (1) 의 출력 단자와 접속되고, MOS 트랜지스터 (4) 의 게이트는 인버터 (2) 의 출력 단자에 접속된다. 커패시터 (6) 는 연산기의 양 위상(+) 입력 단자와 접지점 사이에 삽입된다. MOS 트랜지스터 (9) 및 MOS 트랜지스터 (10) 은 동일한 게이트 길이와 동일한 게이트 폭을 갖는 동일한 p-채널 트랜지스터들이며, MOS 트랜지스터 (9) 및 MOS 트랜지스터 (10) 는 모두 제 1 전류 밀러 회로 (CT1) 를 구성한다. MOS 트랜지스터 (11) 및 MOS 트랜지스터 (12) 는 동일한 n-채널형 트랜지스터이며, MOS 트랜지스터 (11) 및 MOS 트랜지스터 (12) 는 모두 제 2 전류 밀러 회로 (CT2) 를 형성한다. MOS 트랜지스터 (11) 와 MOS 트랜지스터 (12) 의 게이트 전압이 동일한 경우, MOS 트랜지스터 (11) 와 MOS 트랜지스터 (12) 에 흐르는 전류의 비율은 1 : A 이다.

Description

출력 스루 레이트 제어회로{OUTPUT THROUGH RATE CONTROL CIRCUIT}

본 발명은 출력 단자에 인덕턴스 부하가 접속된 출력 스루 레이트 제어회로에 관한 것이다.

근래, 자동차들은 전자 시스템이 급속히 장착되고 있고, 엔진, 브레이크, 자동차 유리의 개폐 및 도어 로크의 동작을 제어하는 데에 이용되는 다양한 자동차 전자 시스템들이 이용되고 있다. 통상적으로, 자동차 전자 기기들은 배터리에 의해 구동되기 때문에, 전원 전압이 대개 불안정하게 된다. 종종, 서지 전압이 전원 전압 상에 중첩되기도 한다. 또한, 자동차 전자 시스템은 진동과 충격을 받기 때문에, 전원의 출력 단자가 단락되거나 단선될 수도 있다는 것을 고려해야 한다. 이 전자 시스템은 그러한 비정상적인 상황하에서 파괴되지 않는 것을 필요로 한다. 또한, 기계 부품들을 구동하는 데에 자동차 전자 시스템을 이용하기 때문에, 플런저, 솔레노이트 및 모터 등의 기계 부품들은 종종 전자 시스템을 위한 인덕턴스 부하를 구성하게 된다. 따라서, 마이크로 컴퓨터의 출력은 매우 빠른 턴-온 또는 턴-오프를 종종 나타내고, 급속히 변하는 출력이 인덕턴스 부하에 공급되는 경우 이 인덕턴스 부하는 역기전력을 발생시키게 된다.

전자 시스템의 출력 트랜지스터가 턴 오프될 때 발생하는 역기전력은 출력 파형을 왜곡시킬 뿐만 아니라, 출력 트랜지스터를 릴리스(release)함으로써 출력 트랜지스터를 파괴시키게 된다.

또한, 인덕턴스 부하에 흐르는 급속히 변하는 중전류(heavy current)는 노이즈를 발생시키고, 이 노이즈로 인해 인접한 전자 기기가 오동작하며, 라디오 세트는 불쾌한 소리를 발생시키게 된다. 따라서, 종래 전자 시스템들은 출력 파형이 둔해지도록 설계되었다. 출력 스루 레이트 제어회로는 파형 전압을 둔하게 하는 소정의 수단을 취하는 것이 필요하게 되었다.

출력 스테이지에서 트랜지스터에 접속된 부하로서 솔레노이드를 이용하는 경우, 이 솔레노이드를 턴 오프하는 때에 발생하는 서지 전압으로부터 출력 트랜지스터를 보호하는 보호 회로를 제공하는 것이 필요하게 된다.

따라서, 직사각형 파형을 갖는 펄스 신호로서 입력된 제어 신호는, 온-오프 제어를 위한 것으로서 이용되지 않고, 부하에 흐르는 전류의 급속한 변화로 인한 역기전력의 발생을 제거하기 위하여 상승 및 하강 램프를 포함한 램프를 갖는 펄스 파로 변형된다. 이 때, 도 4 에 도시된 스루 레이트 제어회로는 서지 전압을 억제하는 데에 이용된다.

단자 (T100) 로부터 입력되어 제어 회로 (100) 에 출력되는 제어 신호 (Din) 는, 저항 (101) 및 커패시터 (102) 에 의해 구성된 적분 회로에 의해 도 5 에 도시된 상승 램프(시간 t11) 및 하강 램프(시간 t50)를 갖는 램프들이 제공되는 파형인 램프 신호 (Drmp) 로 변형된다. 예를 들어, 상승 시간(시간 t20 부터 시간 t11 까지)은 저항 (101) 및 커패시터 (102) 에 의해 결정되는 시간 상수이다. 또한, 입력 제어 신호 (Din) 의 하강 시간(시간 t60 부터 시간 t50 까지)도 저항 (101) 및 커패시터 (102) 에 의해 결정되는 시간 상수이다.

따라서, 도 5C 에 도시된 전류는 n-채널형 MOS(금속/산화막/반도체)트랜지스터인 트랜지스터 (103) 에 흐르고, 이 전류는 도 5B 에 도시된 상승 및 하강 램프를 갖는 파형인 램프 신호 (Drmp) 의 전압에 대응한다. 이 때, 게이트 전압이 문턱 전압 (Vt) 보다 낮은 경우 트랜지스터 (103) 에 전류가 흐르지 않으며, 게이트 전압이 소정의 전압인 경우 출력 전류는 포화되기 때문에, 도 5C 에 도시된 바와 같이, 출력 전류 (Iout) 파형의 시간 상수는 저항 (101) 및 커패시터 (102) 의 시간 상수와 동일하지 않게 된다.

도 5D 의 실선은, 저항이 출력 단자 (Tout) 와 외부 전원 (Vout) 사이에 부하로서 접속된 경우에 출력 단자 (Tout) 에서의 출력 전압 파형을 나타낸다. 또한, 도 5D 의 파선은, 인덕턴스가 출력 단자 (Tout) 와 외부 전원 (Vout) 사이에 부하 (104) 로서 접속된 경우에 출력 단자 (Tout) 에서의 출력 신호 (Dout) 파형을 나타낸다. 이 경우, 부하가 저항일 때 출력 신호 (Dout) 의 변화는 출력 전류 (Iout) 에 반비례한다. 이와는 달리, 부하 (104) 가 인덕턴스 부하인 경우, 출력 신호 (Dout) 는 출력 전류 (Iout; 파선) 의 변곡점인 t60 에서 오버슈트한다.

출력 신호 (Dout) 가 소정의 전압을 초과하는 경우, 초과 전압 검출 펄스 (Ds) 는 도 5E 에 도시된 바와 같이 발생된다. 도 4 에 도시된 회로에서, 초과 전압 검출 회로는 정전류 회로 (107) 및 트랜지스터 (106) 에 의해 구성된다. 예를 들어, 고전압이 트랜지스터 (103) 의 게이트에 인가되고 트랜지스터 (103) 가 도통 상태 일 때, 도 5D 에 도시된 바와 같이, 부하 (104) 가 단락되는 경우 드레인 전압이 일시적으로 고전압으로 됨을 알 수 있다.

이러한 경우, 트랜지스터 (103) 가 도통 상태 이기 때문에, 중전류가 트랜지스터 (103) 에 흐른다. 따라서, 이 중전류로 인해 발생한 열때문에 트랜지스터 (103) 가 파괴될 수도 있다. 이러한 파괴를 방지하기 위해, 트랜지스터 (106) 는 출력 단자 (Tout) 에서 출력 전류 (Iout) 을 감소시키도록 제공된다.

즉, 트랜지스터 (103) 의 드레인 전압(출력 신호 (Dout) 전압)은 보호 소자 (105) 를 통해 트랜지스터 (106) 의 게이트에 공급되고, 출력 신호 (Dout) 전압이 소정의 전압을 초과하는 경우 트랜지스터는 도통상태로 되고, 트랜지스터 (103) 의 게이트 전압은 도 5B 에 도시된 바와 같이 감소된다. 따라서, 트랜지스터 (103) 에 흐르는 전류는 도 5C 에 도시된 바와 같이 제한되어, 트랜지스터 (103) 가 파괴되는 것을 피할 수 있다.

다른 예로서, 트랜지스터 (103) 의 드레인 전압(출력 신호 (Dout) 의 전압)은 도 5D 의 파선(시간 t50 부터 시간 t60 까지)에 의해 도시된 바와 같이 일시적으로 고전압으로 됨을 알 수 있다. 소정의 전압, 즉, 제어 신호 (Ds) 는 도 4 에 도시되어 있지 않은 과전압 보호 회로를 활성화시킴으로써 트랜지스터 (103) 의 게이트에 인가된다.

따라서, 트랜지스터 (103) 가 도통 상태로 되기 때문에 트랜지스터의 드레인이 과도 전압을 받거나 역방향 바이어스를 받는 것을 방지할 수 있고, 트랜지스터 (103) 의 출력 신호 (Dout) 전압을 제어할 수 있기 때문에, 트랜지스터 (103) 가 파괴되는 것을 방지할 수 있다. 또한, 부하 (104) 가 솔레노이드인 경우일지라도, 전압을 일정하게 유지할 수 있기 때문에 역기전력에 의한 파형의 왜곡을 방지할 수도 있다.

또한, 트랜지스터 (103) 는 부하 (104) 의 단락 회로로 인해 트랜지스터 (103) 의 드레인에서 중전류가 흐르는 것을 방지할 수 있는 n-채널형 MOS 트랜지스터이기 때문에, 트랜지스터 (103) 의 게이트 전압을 낮추기 위해 트랜지스터 (106) 를 제공한다. 즉, 출력 전압(이상)이 소정의 레벨보다 높은 경우, 이 이상 전압으로 인한 출력 신호 (Dout) 의 전압은 보호 소자 (105) 를 통해 트랜지스터 (106) 의 게이트에 공급되어, 트랜지스터 (106) 는 도통 상태로 되며 트랜지스터 (103) 의 게이트 전압은 감소되어 트랜지스터 (103) 는 낮은 전류 상태로 떨어지게 된다.

여기서, 정전압 회로 (107) 는 트랜지스터 (103) 의 게이트 전압이 소정의 전압(문턱 전압 (Vt+α) 보다 약간 높은 전압)을 초과하는 지의 여부를 판단하는 데에 이용되는 회로이며, 이 회로는 트랜지스터 (103) 의 게이트 전압이 소정의 전압을 초과하는 경우 도통 상태로 되도록 설정된다. 여기서, Vt 는 트랜지스터 (103) 의 문턱 전압을 나타낸다.

즉, 트랜지스터 (103) 가 오프 상태인 경우, 출력 신호 (Dout) 의 전압은 Vout 으로 되고, 이 전압이 트랜지스터 (103) 에 출력될지라도 게이트 전압은 증가하지 않는다. 따라서, 트랜지스터 (103) 를 온 상태로 반전시키기 위해, 램프 신호 (Drmp) 의 전압 감소는 트랜지스터 (106) 의 온 상태에 억제된다.

이와는 반대로, 트랜지스터 (103) 의 게이트 전압이 증가함에 따라, 트랜지스터 (103) 의 드레인에 흐르는 전류는 더욱 높아지게 된다. 이 때, 외부 전원 전압 (Vout) 및 부하 (103) 가 소정의 전압으로 유지되는 경우, 출력 신호 (Dout) 는 부하 (104) 로 인해 전압 강하되어, 트랜지스터 (103) 의 드레인 전압(출력 신호 (Dout) 의 전압)은 하강하게 되고, 이상 전류가 흐르는 것을 방지할 수 있게 된다.

그러나, 트랜지스터 (103) 의 게이트 전압이 소정의 전압 보다 크며 트랜지스터가 도통 상태일 때, 외부 전원 전압 (Vout) 또는 부하 (104) 가 비정상적인 상태로 변하는 경우 트랜지스터 (103) 에 중전류가 흐르고, 이 중전류에 의해 발생한 열은 트랜지스터 (103) 를 파괴한다. 트랜지스터 (103) 가 파괴되는 것을 방지하기 위하여, 트랜지스터는 도통 상태로 되며 트랜지스터 (103) 의 게이트 전압은 "Vt+α"에 제한된다. 트랜지스터 (103) 가 비도통 상태로 변하지 않을 지라도, 중전류는 트랜지스터 (103) 에 흐르지 않게 된다.

도 4 에 도시된 회로에서, 트랜지스터 (103) 의 문턱 전압 (Vt), 입력 컨덕턴스 (gm), 저항 및 커패시턴스 값이 이들 소자들의 제조 공정에서 분산(dispersion)으로 인해 분산되기 때문에, 출력 신호 (Dout) 파형의 스루 레이트는 도 5D 에 2점 쇄선으로 도시된 바와 같이 분산된다.

도 6 에 도시된 연산기 (111) 가 제공된 출력 스루 레이트 제어회로는 분산을 향상시키는 회로로서 알려져 있다. 도 5A 에 도시되어 있고 단자 (100) 로부터 입력된 제어 신호 (Din) 는 상승 및 하강 램프를 갖는 램프 신호 (Drmp) 로 변환된다. 연산기 (111) 는, 보호 회로 (105) 를 통해 입력된 출력 신호 (Dout) 의 전압을 모니터링하면서, 출력 신호 (Dout) 의 전압이 램프 신호 (Drmp) 의 전압에 비례하도록 출력 전류 (Iout) 를 트랜지스터 (103) 에 공급한다.

정전압 회로 (107) 및 트랜지스터 (106) 의 동작이 출력 스루 레이트 회로의 동작과 동일하기 때문에, 설명을 생략한다.

일반적으로, 출력 스루 레이트 제어 회로의 경우, 내부 회로를 구동하는 전원 (Vcc) 과 부하를 구동하는 전원 (Vout) 은 다르다.

그러나, 도 4 에 도시된 종래 출력 스루 레이트 제어 회로는, 저항과 커패시터 (102) 의 커패시턴스값에 의해 결정된 시간 상수에 의해 생성된 램프 신호에 의해 트랜지스터 (103) 의 전류값을 제어한다.

상술한 바와 같이, 도 4 에 도시된 출력 스루 레이트 제어 회로에서, 트랜지스터 (103) 의 문턱 전압 (Vt), 저항 및 커패시터의 커패시턴스 값이 제조 공정에서의 분산으로 인해 분산되기 때문에, 출력 전압 (Dout) 의 스루 레이트는 도 5D 의 2점 쇄선에 의해 도시된 바와 같이 분산된다.

즉, 종래 출력 스루 레이트 제어 회로의 경우, 출력 신호 (Dout) 의 전류값의 변화가 검출되지 않기 때문에, 출력 신호 (Dout) 의 전류 값이 불안정하게 상승 또는 하강할 가능성이 있다.

통상적으로, 트랜지스터 (103) 의 게이트 전압이 일정할지라도, 드레인 전압 (Vds) 이 높아짐에 따라 드레인 전류(출력 전류(Iout))는 증가하게 된다. 따라서, 도 7 에 도시된 바와 같이, 부하가 적거나 외부 전원 (Vout) 이 높은 경우, 이상 출력 전류 (Iout) 는 실선으로 도시된 바와 같이 흐르게 된다.

도 7(이 도면에서 이용된 시간들은 도 5 에서 이용된 시간들과 동일하다)에서, 시간 t12 에서 트랜지스터 (103) 의 게이트 전압이 문턱 전압 (Vt) 보다 높아지는 경우, 트랜지스터 (103) 의 드레인 전류(출력 전류 (Iout))가 흐르기 시작한다. 부하 (104) 가 정상인 경우, 이 전류는 연속해서 증가한다. 즉, 트랜지스터 (103) 의 온-저항 및 부하 (104) 의 저항에 의해 결정된 전류는 시간 t13 부터 시간 t53 까지 흐르게 된다.

시간 t16 부터 시간 t53 까지의 기간 동안, 드레인 전류(출력 전류(Iout))는 트랜지스터 (103) 의 게이트 전압이 높아질지라도 아주 일정하게 된다.

이와는 달리, 부하가 단락되는 것과 같은 비정상적인 경우, 전류는 시간 t12 부터 시간 t15 까지 연속해서 증가한다. 또한, 시간 t15 부터 시간 t56 까지의 기간 동안, 드레인 전류(출력 전류(Iout))는 게이트 전압이 높아질지라도 아주 일정하게 된다. 그러한 중전류가 연속해서 흐르는 경우, 트랜지스터 내에 열이 발생하고, 이 열 에너지가 트랜지스터를 파괴하게 된다.

도 4 에 도시된 바와 같이, 종래 출력 스루 레이트 제어회로는 트랜지스터 (106) 의 게이트를 보호하는 보호 소자 (105) 를 제공할 필요가 있기 때문에, 회로를 구성하는 면적이 증가하게 된다. 이 보호 소자 (105) 는, 정전기 전하 및 서지 전압으로 인한 파괴를 방지하며 트랜지스터 (106) 의 게이트의 출력 단자 (Tout) 에 출력 단자 (Tout) 가 접속된 보호 회로, 고주파수 성분을 제거하는 필터 회로 및 출력 신호 (Dout) 전압을 분배하는 분배 회로를 포함한다. 여기서, 서지 전압은 정전기 전하의 에너지 보다 더 높은 에너지를 가진다. 따라서, 보호 소자는 도 4 에 도시된 출력 스루 레이트 제어회로에서 상대적으로 넓은 면적을 차지함으로써, 반도체 집적 회로의 칩 면적을 증가시키게 된다.

도 6 에 도시된 종래 출력 스루 레이트 제어회로는 도 4 에 도시된 종래 예와는 달리, 부하 (104) 에 공급된 출력 전압 (Dout) 을 제어하고, 연산기 (111) 는 출력 신호 (Dout) 의 전압 값을 모니터한다. 보호 소자 (105) 는 램프 신호 (Drmp) 의 전압 변화 범위 내에서 출력 신호 (Dout) 전압의 선형 변화를 검출할 수 있도록 전압을 분배하는 기능을 갖는다.

그러나, 도 6 에 도시된 종래 출력 스루 레이트 제어회로는 저항에 의해 전압을 분배하는 보호 소자 (105) 를 이용하기 때문에, 정상 전원 전압 이외의 다른 전압이 이용되는 경우 전원 전압이 변할 때마다 분배된 전압 값을 변화시키는 것이 필요하다. 그러나, 출력 스루 레이트 제어회로가 하나의 반도체 집적 회로에 형성되는 경우, 저항 값의 변화는 가능하지 않으며 분배된 전압이 다른 전원 전압을 따라갈 수 없는 문제가 발생하게 된다. 전원 전압은 부하 (104) 를 위한 설정 전압값의 변화와 배터리의 연속적인 이용으로 인한 출력 전압의 감소에 의해 변할 수도 있다. 전압을 분배하기 위하여 큰 저항값이 요구되기 때문에, 저항이 큰 면적을 차지하며 칩 면적이 넓어지게 되는 저항에 관한 문제점이 발생하게 된다.

이하, 전원 전압 (Vcc) 이 연산기 (111) 에 인가되며, 더 높은 외부 전원 전압 (Vout) 이 부하 (104) 에 인가되고, 보호 소자 (105) 가 1:N 의 전압 분배 비율로 전압을 리턴하는 한 예를 설명한다. 이 예에서, 단자 (Tout) 에서 출력 전압 (Dout) 의 1/N 에 해당하는 전압은 연산기 (111) 의 양의 위상(+) 입력 단자에 리턴되며, 전압 Dout/N 이 전원 전압 (Vcc) 보다 낮은 경우 연산기는 정상 피드백 동작(도 8(이 도면에 이용된 시간은 도 5A 의 시간과 동일하다)의 파선)을 수행한다.

이하, 외부 전원 전압 (Vout) 이 연산기 (111) 의 전원 전압 (Vcc) 보다 높은 경우를 설명한다. 이 경우의 출력 전류 (Iout) 는 도 8 의 실선에 의해 도시된다.

입력 신호 (Din) 가 "H" 레벨인 기간에 해당하는 시간 t214 부터 시간 t253 까지의 기간(도 8 의 t214 및 t253 은 도 5 의 t14 및 t53 에 해당한다)동안에, 트랜지스터 (103) 은 도통 상태로 되며, 출력 전압 (Dout) 은 N ×Vcc 보다 적어지게 되어, 상태는 연산기에 의해 제어될 수 있는 범위 내에 있다.

이 시간 기간에, 트랜지스터 (103) 의 출력 전류 (Iout) 는 외부 전원 전압 (Vout), 트랜지스터 (103) 의 온-저항 및 부하 저항 즉, Vout/(온-저항 + 부하 저항)에 의해 결정된 전류값으로 된다.

입력 신호 (Din) 가 "L" 레벨인 시간 기간에 해당하는 시간 기간, 즉, 시간 t213 이전과 시간 t255 이후의 시간동안에, 출력 전류는 흐르지 않으며 출력 전압 (Dout) 은, 부하 (104) 에서의 감소된 전압 강하로 인해 N ×Vcc 보다 높아지게 되어, 연산기 (111) 에 의해 제어될 수 있는 범위 밖에 존재하게 된다. 이 시간 기간 동안에, 트랜지스터 (103) 의 출력 전류 (Iout) 는 제로로 되지만, 연산기 (111) 의 출력 전압, 즉, 트랜지스터 (103) 의 게이트 전압은, Vcc 보다 높은 전압이 연산기 (111) 의 양의 위상(+) 입력 단자에 리턴되기 때문에 제로로 떨어지지 않는다. 따라서, (Vout - Dout)/(부하 저항) 의 전류에 해당하는 출력 전류 (Iout) 는 트랜지스터 (103) 의 드레인으로 흐르게 된다.

상술한 문제점을 해결하기 위하여, 출력 차단(cut-off) 회로(도 6 에 도시안함)는 트랜지스터 (103) 와 접지사이에 제공된다. 이 출력 차단 회로는, 램프 신호 (Drmp) 가 트랜지스터 (103) 의 문턱 전압 (Vt) 보다 낮은 경우, 트랜지스터 (103) 의 게이트 전압을 강제로 제로에 설정하여 트랜지스터 (103) 를 비도통 상태로 한다.

따라서, t213 이전 또는 t255 이후의 기간 동안에, 출력 전류가 흐르지 않을지라도, 출력 전류 (Iout) 는 시간 t213 과 시간 t255 에서 불연속적으로 변하게 되어, 출력 파형에서 2개의 변곡점이 생기며, 노이즈를 발생시키는 인덕턴스 부하에서 기전력이 발생하게 된다.

부하 (104) 가 단락되는 경우, 출력 전압 (Dout) 은 Vcc 보다 낮게 떨어지지 않기 때문에, 연산기 (111) 에 의한 제어는 가능하지 않게 된다. 즉, 도 8 의 쇄선에 의해 도시된 바와 같이, 입력 전압 (Din) 이 "L" 레벨에 있을지라도, 전류는 트랜지스터 (103) 에 흐르게 되고, 입력 전압 (Din) 이 "H" 레벨로 반전되는 경우에는 더욱 큰 전류가 흐르게 된다.

도 6 에 도시된 종래 출력 스루 레이트 제어 회로의 경우, 출력 신호 (Dout) 가 연산기 (111) 의 입력 단자 및 트랜지스터 (106) 의 게이트에 접속되어야 하며 보호 소자 (105) 는 정전기 전하 또는 서지 전압으로부터 보호 회로를 보호하기 위해 제공되어야 하기 때문에, 회로 면적이 증가하는 문제점이 발생하게 된다.

전압 분배를 결정하는 저항이 반도체 집적 회로의 외부에 설치되어 외부 전원 전압에 의해 분배 전압을 변화시키는 경우, 회로 면적이 확장하는 문제점을 피할 수 있다. 그러나, 자동차에 설치된 전자 시스템의 경량화 및 소형화가 요구되어지기 때문에, 전압 분배를 위한 저항이 반도체 집적 회로에 집적되며 출력 스루 레이트 제어 회로가 마이크로 컴퓨터의 출력 스루 레이트 제어회로와 동일한 칩 상에 형성되는 것이 바람직하다.

그러나, 전압 분배를 위한 저항이 반도체 집적 회로에 집적되는 경우, 이용되는 다양한 외부 전원 전압에 대처하기 위해 다양한 반도체 집적회로를 제공하는 것이 필요하여, 제조자 및 공급자를 위한 많은 공정을 증가시키게 된다.

또한, 배터리로부터의 전압이 연속해서 변하는 자동차에 설치된 전자 기기 및 시스템은, 이 장치가 설치된 후 외부 전원 전압이 높아지는 경우, 종종 제어할 수 없는 범위에 빠지게 된다. 따라서, 분배 전압은 최대 전원 전압으로 설정되어, 통상의 전원 전압을 위한 최적 분배 전압을 설정하기가 어려워지는 문제점이 발생하게 된다.

따라서, 본 발명의 목적은 회로 면적을 증가시키지 않으며 보호 소자를 제공하지 않으면서, 부하 전압 또는 부하 값에 관계 없이 일정하게 출력 전압의 스루 레이트를 제어할 수 있는 출력 스루 레이트 제어 회로를 제공하는 것이다.

본 발명의 제 1 태양에 따르면, 출력 스루 레이트 제어 장치는 입력 펄스로부터 램프 신호를 생성하는 램프 신호 생성 장치; 상기 램프 신호에 해당하는 램프 전류를 생성하는 전류 생성 장치; 및 상기 램프 전류의 전류값에 해당하는 출력 전류를 생성하며 부하에 접속되는 출력 전류 생성 장치를 포함하되, 상기 램프 신호 생성 장치, 상기 전류 생성 장치 및 상기 출력 전류 생성 장치의 구동 전압들은 서로 각각 다르다.

본 발명의 제 2 태양에 따르면, 제 1 태양에 따른 출력 스루 레이트 제어 회로에서, 상기 램프 신호 생성 장치는 정전류원, 스위칭 소자 및 커패시터를 포함하되, 상기 입력 펄스에 의해 턴 온 또는 턴 오프되어 상기 정전류원으로부터 스위칭 소자를 통해 흐르는 전류는 상기 커패시터에 전하로서 충전된다.

본 발명의 제 3 태양에 따르면, 제 2 태양에 따른 출력 스루 레이트 제어 회로에서, 상기 스위칭 소자는 복수의 MOS 트랜지스터들에 의해 구성된다.

제 4 태양에 따르면, 제 1 태양에 따른 출력 스루 레이트 제어 회로에서, 상기 출력 전류 생성 장치는 연산기 및 제 1 전류 밀러 회로를 포함하되, 상기 연산기는, 상기 램프 신호의 입력 전압과 상기 제 1 전류 밀러 회로에 의해 출력된 램프 전류로부터 발생한 전압과의 차이를 최소화시키도록 전압으로서 얻어진 전압을 상기 제 1 전류 밀러 회로를 위한 구동 전압으로서 출력한다.

제 5 태양에 따르면, 제 4 태양에 따른 출력 스루 레이트 제어 회로에서, 상기 제 1 전류 밀러 회로는 복수의 MOS 트랜지스터에 의해 구성된다.

제 6 태양에 따르면, 제 1 태양에 따른 출력 스루 레이트 제어 회로에서, 상기 제 1 전류 밀러 회로는 2개의 p-채널형 MOS 트랜지스터의 소스를 공통으로 접속하고, 2개의 p-채널형 MOS 트랜지스터의 게이트를 공통으로 접속함으로써 구성된다.

제 7 태양에 따르면, 제 1 태양에 따른 출력 스루 레이트 제어 회로에서, 상기 출력 전류 생성 장치는 제 2 전류 밀러 회로에 의해 구성되고, 상기 제 2 밀러 회로는 상기 램프 전류의 전류값에 비례하는 전류값을 갖는 출력 전류를 상기 부하에 공급한다.

제 8 태양에 따르면, 제 7 태양에 따른 출력 스루 레이트 제어 회로에서, 상기 제 2 전류 밀러 회로는 복수의 MOS 트랜지스터에 의해 구성된다.

제 9 태양에 따르면, 제 1 태양에 따른 출력 스루 레이트 제어 회로에서, 상기 제 2 전류 밀러 회로는 2개의 n-채널형 MOS 트랜지스터의 소스를 공통으로 접속하고, 상기 2개의 MOS 트랜지스터의 게이트를 공통으로 접속함으로써 구성된다.

제 10 태양에 따르면, 제 7 태양에 따른 출력 스루 레이트 제어 회로에서, 저항은 상기 제 2 전류 밀러 회로를 구성하는 트랜지스터의 접지 단자와 접지점사이에 삽입된다.

도 1 은 본 발명의 제 1 실시예에 따른 출력 스루 레이트 제어회로의 구조를 도시한 블록도.

도 2A, 2B 및 2C 는 도 1 에 도시된 출력 스루 레이트 제어회로의 동작을 설명한 타이밍 챠트.

도 3 은 본 발명의 제 2 실시예에 따른 출력 스루 레이트 제어회로의 구조를 도시한 블록도.

도 4 는 종래 출력 스루 레이트 제어회로를 도시한 블록도.

도 5A 내지 도 5E 는 도 4 에 도시된 출력 스루 레이트 제어회로의 동작 예를 설명한 타이밍 챠트.

도 6 은 다른 종래 출력 스루 레이트 제어회로의 구조를 도시한 블록도.

도 7 은 도 4 에 도시된 다른 종래 출력 스루 레이트 제어회로의 동작 예를 설명한 타이밍 챠트.

도 8 은 도 6 에 도시된 출력 스루 레이트 제어회로의 동작 예를 설명한 타이밍 챠트.

※ 도면의 주요 부분에 대한 부호의 설명

110 : 제어회로 104 : 부하

105 : 보호 소자 107 : 정전압 회로

111 : 연산기

이하, 본 발명의 몇가지 실시예들을 첨부된 도면을 참조하여 설명한다. 도 1 은 본 발명의 제 1 실시예에 따른 출력 스루 레이트 제어 회로의 구조를 도시한 도면이다. 도 1 에서, 제어 회로 (110) 는 인버터 (1), 인버터 (2), 2개의 트랜지스터 (3 및 4), 정전류원 (5p), 정전류원 (5n) 및 커패시터 (6) 를 포함한다. 인버터 (1 및 2) 들은 입력 단자 (T1) 로부터 입력된 제어 신호 (Din) 의 극성을 반전시킨다. 즉, 이들 인버터 (1 및 2) 는 "H" 레벨 신호에서 제어 신호 (Din) 를 수신하고, "L" 레벨 신호에서 제어 신호 (Din) 를 출력한다.

도면 부호 3 은 인버터 (1) 의 출력 단자에 게이트가 접속되어 있는 p-채널형 MOS 트랜지스터를 나타낸다. MOS 트랜지스터 (3) 의 소스는 정전류원 (5) 을 통해 전원 전압 (Vcc) 에 접속되고, 트랜지스터 (3) 의 드레인은 연산기(연산 증폭기; 8)의 양 위상(+) 입력 단자에 접속된다. 정전류원 (5p) 은 커패시터 (6) 에 전기 전하가 충전되는 속도, 즉, 충전율(charging rate)을 결정한다.

도면 부호 4 는 인버터 (2) 의 출력 단자에 게이트가 접속된 n-채널형 트랜지스터를 나타낸다. MOS 트랜지스터 (4) 의 소스는 정전류원 (5n) 을 통해 접지에 접속되고, MOS 트랜지스터 (4) 의 드레인은 연산기 (8) 의 양 위상 (+) 입력 단자에 접속된다. 또한, 정전류원 (5n) 은 커패시터 (6) 로부터 전기 전하가 방전되는 속도, 즉, 방전율(discharging rate)을 결정한다.

커패시터 (6) 는 연산기 (8) 의 양 위상 (+) 입력 단자와 접지점사이에 배치된다. MOS 트랜지스터 (3) 의 드레인과 MOS 트랜지스터 (4) 의 드레인의 접속점을 단자 (T2) 로 나타낸다.

MOS 트랜지스터 (3) 가 턴 온되고 MOS 트랜지스터 (4) 가 턴 오프되는 경우, 즉, 도 2A 에 도시된 제어 신호 (Din) 가 "H" 레벨로 반전되는 경우, MOS 트랜지스터 (3) 는 커패시터 (6) 를 충전하기 위해 Ir 의 전류값으로 전류가 흐르게 함으로써, 도 2B 에 도시된 램프 신호 (Drmp) 의 상승부를 연산기 (8) 의 양 위상(+) 입력 단자에 출력하게 된다.

또한, MOS 트랜지스터 (4) 가 턴 온되고 MOS 트랜지스터 (3) 가 턴 오프되는 경우, 즉, 도 2A 에 도시된 제어 신호 (Din) 가 "L" 레벨로 반전되는 경우, MOS 트랜지스터 (4) 는 커패시터 (6) 를 방전시키고, 도 2B 에 도시된 램프 신호 (Drmp) 의 하강부를 연산기 (8) 이 양 위상(+) 입력 단자에 출력한다.

연산기 (8) 의 출력 단자는 MOS 트랜지스터 (9) 의 드레인 및 MOS 트랜지스터 (10) 의 드레인과 접속된다. 양 위상 (+) 입력 단자에 입력된 도 2 에 도시된 램프 신호 (Drmp) 의 전압과 음 위상 (-) 입력 단자에 입력된 램프 신호 (Drmp) 의 전압과의 전압차를 최소화한 후, 연산기 (8) 는 전압을 출력한다.

MOS 트랜지스터 (9) 와 MOS 트랜지스터 (10) 는 동일한 게이트 길이와 동일한 게이트 폭을 갖는 유사한 p-채널형 MOS 트랜지스터들이고, 이들 트랜지스터 (9 및 10) 은 전류 밀러 회로 (CT1) 를 형성한다. 이 전류 밀러 회로 (CT1) 를 구성하는 MOS 트랜지스터 (9) 및 MOS 트랜지스터 (10) 의 소스들은 연산기 (8) 의 출력 단자에 접속되며, 구동 전압은 연산기 (8) 의 출력 단자로부터 공급된다.

MOS 트랜지스터 (9) 의 게이트 및 MOS 트랜지스터 (10) 의 게이트는 MOS 트랜지스터 (9) 의 드레인에 접속된다. MOS 트랜지스터 (9) 의 게이트와 MOS 트랜지스터 (10) 의 게이트의 접속점을 단자 (T3) 로 나타낸다. 또한, MOS 트랜지스터 (9) 의 드레인은 저항 (7) 을 통하여 접지에 접속되며, 트랜지스터 (9) 의 게이트는 음 위상 (-) 입력 단자에 접속된다.

MOS 트랜지스터 (10) 는 MOS 트랜지스터 (11) 의 드레인에 접속된다. MOS 트랜지스터 (11) 의 소스는 접지에 접속되고, 이 트랜지스터 (11) 의 드레인은 MOS 트랜지스터 (11) 의 게이트에 접속된다. MOS 트랜지스터 (12) 의 소스는 접지에 접속되고, MOS 트랜지스터 (12) 의 게이트는 MOS 트랜지스터 (11) 의 게이트에 접속된다. MOS 트랜지스터 (11) 의 게이트와 MOS 트랜지스터 (12) 의 게이트의 접속점을 T4 로 나타낸다.

MOS 트랜지스터 (11) 및 MOS 트랜지스터 (12) 는 둘 다 n-채널형 MOS 트랜지스터이고, 트랜지스터 (11) 및 트랜지스터 (12) 는 전류 밀러 회로 (CT2) 를 형성하고, 트랜지스터 (11) 및 트랜지스터 (12) 를 위한 게이트 전압이 동일한 경우, 전류비는 1:A 이고, 즉, 게이트 전압이 동일한 경우, MOS 트랜지스터 (12) 에 흐르는 전류는 MOS 트랜지스터 (11) 에 흐르는 전류보다 A 배 크다. 여기서, MOS 트랜지스터 (11) 에 흐르는 전류량은 전류 밀러 회로 (CT1) 에 흐르는 전류와 동일하다.

부하 (104) 는 전원 전압 (Vout) 과 MOS 트랜지스터 (12) 사이에 배치된다. 이 부하 (104) 와 MOS 트랜지스터 (12) 의 드레인 사이의 접속점을 Tout 으로 나타낸다. 접속점 (Tout) 에서의 출력 신호 (Dout) 의 전압을 Dout 으로 나타내고, 부하 (104) 에 흐르는 전류값을 Iout 으로 나타낸다.

도 2B 에 도시된 바와 같이, 단자 (T2) 에서 시간 t 에서의 램프 신호의 전압은 정전류원 (5) 으로부터의 전류 (Ir) 에 의해 증가하고, 커패시터 (6) 의 커패시턴스를 Cr 로 나타낸 경우, 이들 인자들을 tㆍIr/Cr 로 나타낼 수 있다. 입력 단자의 양 위상 (+) 과 입력 단자의 음 위상 (-) 사이에 가상의 단락 회로가 존재한다고 가정하면, MOS 트랜지스터 (9) 의 드레인에서 저항 (7) 으로 흐르는 전류의 전류값 (I2) 을, 저항 (7) 의 저항을 R 로 나타낸 경우, V2/R 로 표현할 수 있다.

따라서, MOS 트랜지스터 (11) 에 흐르는 전류의 전류값을 I2 로서 나타낸다. 이 경우, MOS 트랜지스터 (11) 에 흐르는 전류보다 A 배 큰 전류가 MOS 트랜지스터 (12) 에 흐르기 때문에, MOS 트랜지스터 (12) 에 흐르는 전류 (Iout) 를 Iout = AㆍI2 로서 나타낼 수 있다. 따라서, 출력 신호 (Dout) 의 전류 (Iout) 의 출력 변화를 "(tㆍIrㆍA)/(CrㆍR)" 로서 나타낼 수 있다. 전류값 (Ir), 커패시턴스 (Cr) 및 저항 (R) 은 상수이고, 상기 식은 시간 t 에 대응하여 도 2 에 도시된 값들을 생성한다.

부하 (104) 가 솔레노이드인 경우일지라도, 단위 시간 동안의 전류값의 변화를 동일식 "(tㆍIr)/(CrㆍR)" 에 의해 나타낼 수 있기 때문에, 부하 (104) 또는 솔레노이드의 직류 저항에 접속된 전원 전압 (Vout) 의 변동에 관계 없이 일정하게 전류값을 유지할 수 있어, 출력 전압이 왜곡되는 것을 방지할 수 있다.

다음에, 도 1 및 도 2 를 참조하여, 이 실시예의 동작을 설명한다.

제어 신호 (Din) 는 "L" 레벨 신호로서 입력되며, 단자 (T2) 의 전압은 접지 전위와 동일 레벨인 "L" 레벨로 감소되는 예를 설명한다. 이 경우, 연산기 (8) 의 양 위상 (+) 입력 단자에 "L" 레벨이 입력되고, "L" 레벨 출력 신호는 출력 단자로부터 출력된다.

따라서, 전류 밀러 회로 (CT2) 에 전류가 흐르지 않는 경우에는, 마찬가지로 전류 밀러 회로 (CT1) 에 전류가 흐르지 않게 된다. 따라서, 이 경우에, 부하 (104) 에 흐르는 전류의 전류값은 "0" 으로 된다.

시간 t1 에서, 입력 제어 신호 (Din) 는 도 2A 에 도시된 바와 같이 상승함을 알 수 있다. 따라서, 인버터 (1 및 2) 는 "L" 레벨 신호를 출력하게 된다. 따라서, MOS 트랜지스터 (3) 은 턴 온되고, MOS 트랜지스터 (4) 는 턴 오프된다. 또한, 전류값 Ir 을 갖는 전류가 MOS 트랜지스터 (3) 에 흐르게 된다.

따라서, 시간 t1 부터 시간 t4 까지의 시간 동안에, 커패시터 (6) 은 전류값 Ir 을 갖는 전류에 의해 충전된다. 도 2B 에 도시된 바와 같이, 램프 신호 (Drmp) 의 전압에 대응하는 단자 (T2) 의 전압은 시간에 따라 증가한다. I2 의 전류값, 즉, "(tㆍIr)/(CrㆍR)" 을 갖는 전류는 시간 t 에서 전류 밀러 회로 (CT2) 에 흐르게 된다.

따라서, "(tㆍIr)/(CrㆍR)" 의 전류값을 갖는 전류가 트랜지스터 (11) 에 유사하게 흐르게 된다. "(tㆍIrㆍA)/(CrㆍR)" 의 전류값을 갖는 전류가 MOS 트랜지스터 (12) 에 흐른다. 따라서, "(tㆍIrㆍA)/(CrㆍR)" 로 나타낸 전류는 단위 시간당 "(tㆍIr)/(CrㆍR)" 의 비율로 증가하면서 흐르게 된다.

다음에, 시간 t4 에서, 연산기 (8) 의 양 위상 (+) 입력 단자에 입력된 램프 신호 (Drmp) 는 전원 전압 (Vcc) 에 도달하게 되어, 포화 상태는 (시간 t4 부터 t7 까지)계속되고, 이 연산기는 전원 전압 (Vcc) 에 대응하는 최대 전압을 출력하게 된다. 이 때, "(Vcc-Vgs)/R" 의 전류값을 갖는 전류는 전류 밀러 회로 (CT1) 를 통해 흐르고, "Aㆍ(Vcc-Vgs)/R" 의 전류값을 갖는 전류는 부하 (104) 에 흐른다. 여기서, Vgs 는 전류 밀러 회로 (CT1) 를 구성하는 p-채널형 MOS 트랜지스터 (9) 와 MOS 트랜지스터 (10) 사이의 게이트-소스 전압을 나타내고, MOS 트랜지스터 (9) 와 MOS 트랜지스터 (10) 의 소스 사이에 전원 전압 (Vcc) 으로부터 게이트-소스 전압 (Vgs) 에 해당하는 전압 강하가 존재한다.

입력 제어 신호 (Din) 가 시간 t7 에서 "L" 레벨로 반전되는 경우, 인버터 (1 및 2) 들은 출력 신호를 "L" 레벨에서 "H" 레벨로 반전시킨다. 이 반전으로 인해, MOS 트랜지스터 (4) 는 턴 온되고, MOS 트랜지스터 (3) 는 턴 오프되어, Ir 의 전류값을 갖는 전류가 이 MOS 트랜지스터 (4) 로 흐르게 된다.

시간 t4 부터 t10 까지의 시간 기간 동안에, 램프 신호 (Drmp) 의 전압은 도 2B 에 도시된 바와 같이, "(Vcc-(tㆍIr)/Cr)" 의 비율로 감소된다. 이 때, "AㆍVcc/R-(tㆍIrㆍA)" 의 전류값을 갖는 전류가 부하 (104) 에 흐른다. 하강 기간동안에, 전류는 "(IrㆍA)/(CrㆍR)" 의 비율로 감소한다.

상술한 바와 같이, 본 발명의 한 실시예는 부하가 접속된 전원 전압 (Vout) 에 관계 없이 단위 시간 당 동일한 레이트로 출력을 증가시킬 수 있는 출력 스루 레이트 제어 회로를 제공하여, 역기전력이 발생하는 것을 억제하며 출력 전압이 왜곡되는 것을 방지하게 된다.

본 발명의 한 실시예에 따른 출력 스루 레이트 제어 회로의 출력 스테이지는 전류 밀러 회로가 제공되어, 전원 전압 (Vout) 이 전원 전압 (Vcc) 보다 클지라도, 전원 전압 (Vout) 에 따라 부하 (104) 에 전류를 생성함으로써 출력 전압의 왜곡을 방지할 수 있어, 램프 신호 (Drmp) 의 파형에 따라 증가하도록 전류의 흐름을 제어한다. 따라서, 전원 전압 (Vout) 이 스위칭되거나 전원 전압 (Vout) 이 변동하는 경우, 레이트 제어 회로를 통한 현재 출력으로 인해, 부하 (104) 의 출력 신호 (Dout) 에 대응하는 출력 전류(Iout; 도 2C 의 실선으로 도시됨)가 전원 전압 (Vout) 에 관계 없이 흐르게 된다.

또한, 본 발명의 한 실시예에 따른 출력 스루 레이트 제어 회로는, 종래 예와 달리, 출력 신호 (Dout) 와 연산기의 입력 단자 및 MOS 트랜지스터 (12) 의 게이트를 접속할 필요가 없기 때문에, 보호 회로를 제공할 필요가 없어, 회로 면적이 확장되는 문제점을 제거한다.

이상, 상술한 바와 같이, 본 발명을 상세하게 설명하였다. 그러나, 상술한 2개의 실시예들에 본 발명이 한정되는 것이 아니라, 본 발명의 범위를 일탈함이 없이 본 발명의 변형예를 고찰할 수 있음을 명심해야 한다.

예를 들어, 도 2 에 도시된 본 발명의 제 2 실시예에 따른 출력 스루 레이트 제어 회로와 유사하게, MOS 트랜지스터 (12) 의 소스와 접지점 사이에 저항을 삽입할 수 있다. 회로의 다른 부분은 제 1 실시예의 회로와 동일하므로, 그 설명을 생략한다.

부하가 어떤 이유로 단락 회로로 되는 경우, 도 2C 에 도시된 바와 같이, MOS 트랜지스터에 매우 큰 전류가 (시간 t20 부터 시간 t8 까지)흐르기 때문에, 저항 (14) 에 의한 검출 신호 (Dsmp) 의 검출 전압에 의해 전류를 모니터할 수 있다. 부하를 흐르는 전류가 제한되지 않기 때문에, 저항의 저항값은 가능한 적을수록 바람직하다.

트랜지스터 (12) 의 게이트와 접지점 사이에 트랜지스터 (15) 를 제공하고 검출 신호 (Dsmp) 를 인가함으로써, 과도한 전류가 흐르는 것을 방지하게 된다. 즉, 과도한 전류가 흐르는 경우, 저항에 생성된 전압은 트랜지스터 (12) 를 도통 상태로 만들며, 게이트 전압을 감소시킨다. 트랜지스터 (12) 의 게이트 전압이 감소되는 경우, 트랜지스터 (12) 에 흐르는 전류는 제한되지 않으며, 트랜지스터가 파괴되는 것으로부터 보호할 수 있다.

MOS 트랜지스터 (11) 의 소스와 저항 (13) 사이에 저항을 삽입하는 경우, MOS 트랜지스터 (11) 와 MOS 트랜지스터 (12) 사이의 전류비가 1:A 이므로, 저항 (13) 과 저항 (14) 사이의 저항비를 "A:1" 로 하는 것이 바람직하다.

상술한 바와 같이, 저항 (14) 을 제공함으로써, MOS 트랜지스터 (12) 에 흐르는 전류값을 검출하며, MOS 트랜지스터가 과전류에 의해 파괴되는 것을 방지하게 된다.

본 발명의 제 2 실시예에 따른 출력 스루 레이트 제어 회로는 제 1 실시예에 따른 출력 스루 레이트 제어 회로와 동일한 효과를 가지므로, 제 2 실시예의 효과에 대한 설명을 생략한다.

본 발명에 따르면, 본 발명의 출력 스루 레이트 제어 회로는, 출력 단자에서 전압을 모니터하지 않아도 스루 레이트를 확인할 수 있도록 구성되므로, 보호 회로를 제공하는 것이 필요하지 않으며, 집적 회로의 칩 면적을 작은 크기로 유지할 수 있다.

통상적으로, 플런저 또는 솔레노이드용 강한 구동원을 얻기 위하여, 예를 들어, 8 내지 30 V 의 고출력 전압을 갖는 외부 전원이 3 내지 5 V 의 전원을 갖는 반도체 집적 회로용 내부 전원에 추가로 제공된다. 수 백 볼트의 전압값을 갖는 서지 전압이 외부 전원 상에 종종 중첩되므로, 출력 단자에서 전압을 모니터하는 경우, 서지 전압의 효과로부터 모니터를 보호하기 위하여 보호 회로를 통상적으로 제공한다. 그러나, 본 발명의 경우, 외부 전원 (Vout) 이 게이트에 직접 접속되지 않기 때문에, 보호 회로를 제공하는 것이 불필요하게 된다.

본 발명의 출력 스루 레이트 제어 장치는, 입력 펄스로부터 램프 신호를 생성하는 램프 신호 생성 장치; 상기 램프 신호의 전압에 대응하는 램프 전류를 생성하는 전류 생성 장치; 및 상기 램프 전류의 전류값에 대응하는 출력 전류를 생성하며 부하에 접속된 출력 전류 생성 장치를 포함한다. 따라서, 외부 전원 또는 부하의 전압값에 관계 없이 정전류원을 얻을 수 있기 때문에, 파형에서 변곡점들이 발생하는 것을 방지할 수 있으며, 역기전력이 발생하는 것을 방지할 수 있다. 또한, 부하가 단락되는 경우, 출력 트랜지스터는, 이 출력 트랜지스터에 단지 제한된 전류만이 흐르기 때문에 결코 파괴되지 않게 된다. 출력 트랜지스터가 대전류 용량을 갖거나 단락 회로가 계속될 가능성이 있는 경우, 출력 트랜지스터의 소스와 접지 사이에서 전류를 모니터하는 저항을 제공하여, 트랜지스터가 열파괴(thermal destruction)되는 것을 방지하게 된다.

또한, 동일 칩 상에 집적 회로로서 본 발명의 출력 스루 레이트 제어 회로를 형성하는 경우, 외부 전원 (Vout) 보다 더 낮은 내부 전원 전압 (Vcc) 에서 본 발명의 출력 스루 레이트 제어 회로를 동작시킬 수 있고, 부하 크기 또는 외부 전원 전압이 변동할지라도, 최대 스루 레이트로 동작시킬 수 있다.

Claims (10)

1. 입력 펄스로부터 램프 신호를 생성하는 램프 신호 생성 장치;

   상기 램프 신호의 전압값에 대응하는 램프 전류를 생성하는 램프 전류를 생성하는 전류 생성 장치; 및

   상기 램프 전류의 전류값에 대응하는 출력 전류를 생성하며, 부하에 접속되는 출력 전류 생성 장치를 포함하되,

   상기 램프 신호 생성 장치, 상기 전류 생성 장치 및 상기 출력 전류 생성 장치의 구동 전압들은 각각 서로 다른 것을 특징으로 하는 출력 스루 레이트 제어 장치.
2. 제 1 항에 있어서,

   상기 램프 신호 생성 장치는 정전류원, 스위칭 소자 및 커패시터를 포함하고,

   상기 정전류원으로부터 상기 스위칭 소자를 통해 흐르는 전류는 상기 입력 펄스에 의해 턴 온 또는 턴 오프되어, 상기 커패시터에 전하로서 충전되는 것을 특징으로 하는 출력 스루 레이트 제어 회로.
3. 제 2 항에 있어서,

   상기 스위칭 소자는 복수의 MOS 트랜지스터에 의해 구성되는 것을 특징으로 하는 출력 스루 레이트 제어 회로.
4. 제 1 항에 있어서,

   상기 출력 전류 생성 장치는 연산기 및 제 1 전류 밀러 회로를 포함하고,

   상기 연산기는 상기 램프 신호의 입력 전압과 상기 제 1 전류 밀러 회로에 의해 출력된 램프 전류로부터 발생된 전압간의 차이를 최소화하도록 산정된 전압을 상기 제 1 전류 밀러 회로용 구동 전압으로서 출력하는 것을 특징으로 하는 출력 스루 레이트 제어 회로.
5. 제 4 항에 있어서,

   상기 제 1 전류 밀러 회로는 복수의 MOS 트랜지스터에 의해 구성되는 것을 특징으로 하는 출력 스루 레이트 제어 회로.
6. 제 1 항에 있어서,

   상기 제 1 전류 밀러 회로는 2개의 p-채널형 MOS 트랜지스터의 소스를 공통으로 접속하고, 2개의 p-채널형 MOS 트랜지스터의 게이트를 공통으로 접속함으로써, 구성되는 것을 특징으로 하는 출력 스루 레이트 제어 회로.
7. 제 1 항에 있어서,

   상기 출력 전류 생성 장치는 제 2 전류 밀러 회로에 의해 구성되고,

   상기 제 2 밀러 회로는 상기 램프 전류의 전류값에 비례하는 전류값을 갖는 출력 전류를 상기 부하에 공급하는 것을 특징으로 하는 출력 스루 레이트 제어 회로.
8. 제 7 항에 있어서,

   상기 제 2 전류 밀러 회로는 복수의 MOS 트랜지스터에 의해 구성되는 것을 특징으로 하는 출력 스루 레이트 제어 회로.
9. 제 1 항에 있어서,

   상기 제 2 전류 밀러 회로는 2개의 n-채널형 MOS 트랜지스터의 소스를 공통으로 접속하고, 상기 2개의 MOS 트랜지스터의 게이트를 공통으로 접속함으로써, 구성되는 것을 특징으로 하는 출력 스루 레이트 제어 회로.
10. 제 7 항에 있어서,

    상기 제 2 전류 밀러 회로를 구성하는 트랜지스터의 접지 단자와 접지점 사이에 저항이 삽입되는 것을 특징으로 하는 출력 스루 레이트 제어 회로.