KR20010012116A - Clock recovery circuit and a receiver having a clock recovery circuit - Google Patents
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Abstract
데이터 수신기는 데이터 신호를 수신하고 기저 대역 출력을 제공하기 위한 수신 수단과, 상기 수신 수단의 출력에 연결되어 데이터 출력을 제공하기 위한 복조 수단과, 상기 복조 수단의 출력에 연결되어 상기 데이터 출력에 의하여 제시된 심벌을 복구하기 위한 심벌 복구 수단(36, 42)을 포함한다. 이 심벌 복구 수단은 상기 데이터 출력에서 상승 및 하강 에지와 그 공칭 기준점 사이의 시간 차이를 결정하기 위한 수단(52)과 상기 상승 및 하강 에지 사이의 시간 차이로부터 상기 상승 및 하강 에지를 위한 각 클록 기준값을 결정하기 위한 수단(54)을 포함한다.The data receiver comprises: receiving means for receiving a data signal and providing a baseband output, demodulation means connected to an output of said receiving means and providing a data output, coupled to an output of said demodulation means, Symbol recovery means 36, 42 for recovering the presented symbol. The symbol recovery means comprises means 52 for determining the time difference between the rising and falling edge and its nominal reference point at the data output and each clock reference value for the rising and falling edge from the time difference between the rising and falling edge. Means 54 for determining the number of times.
Description
페이저와 셀룰러 전화기와 무선 전화기와 같은 디지털 신호를 수신하는데 사용되는 수신기에 있어서, 수신 신호는 복조되고, 디코딩되며 1 또는 2 비트의 비 제로 복귀 기록(NRZ : Non-Return to Zero) 데이터로 변환되어진다. 정보를 완전하고 적절하게 정보를 처리하기 위하여, 국부 발생 동기화 클록이 필요하다. 클록 복구 회로는 이 동기화 클록을 발생시키기 위하여 제공된다.In receivers used to receive digital signals such as pagers and cellular telephones and cordless telephones, the received signal is demodulated, decoded and converted into one or two bits of non-return to zero (NRZ) data. Lose. In order to process the information completely and properly, a locally generated synchronization clock is required. A clock recovery circuit is provided to generate this synchronization clock.
미국 특허 명세서 제 5,418,822호는 디지털 신호의 신호 에지를 평가함으로써 디지털 신호로부터 클록 신호를 발생하기 위한 회로 장치를 개시한다. 제 1 장치는 제 1 방향으로 배향된 신호 에지에서 펄스를 발생시키고, 제 2 장치는 제 1 방향과 반대 방향인 제 2 방향으로 배향된 신호 에지에서 펄스를 발생시킨다. 각 장치는 디지털 신호를 수신하기 위한 하나의 단자와 하나의 출력을 갖는다. 전압 제어 트리거 오실레이터 장치는 적어도 2 개의 트리거 입력, 하나의 제어 입력 및 하나의 출력을 갖는다. 각각의 트리거 입력은 제 1 및 제 2 장치 중 각 장치의 출력에 연결되고, 또한 오실레이터 장치의 출력은 클록 신호를 위한 출력이다. 통합 장치는 오실레이터 장치의 출력에 연결된 입력을 구비하고 오실레이터 장치의 제어 입력에 연결된 출력을 구비한다. 이 회로 장치의 목적은 주파수와 위상 모두가 디지털 신호에서 데이터에 대해 기본이 되는 클록 신호와 동기가 되는 클록 신호를 발생시키기 위한 것이다.U. S. Patent No. 5,418, 822 discloses a circuit arrangement for generating a clock signal from a digital signal by evaluating signal edges of the digital signal. The first device generates pulses at the signal edges oriented in the first direction, and the second device generates pulses at the signal edges oriented in the second direction opposite the first direction. Each device has one terminal and one output for receiving digital signals. The voltage controlled trigger oscillator device has at least two trigger inputs, one control input and one output. Each trigger input is connected to the output of each of the first and second devices, and the output of the oscillator device is an output for a clock signal. The integrated device has an input coupled to the output of the oscillator device and an output coupled to the control input of the oscillator device. The purpose of this circuit arrangement is to generate a clock signal whose frequency and phase are both synchronized with the clock signal which is the basis for the data in the digital signal.
상승 및 하강 에지에 동기되는 클록 복구 회로의 단점은 만약 전송기의 그룹 지연에 변화가 생긴 경우에는 생성된 지터(jitter)와 클록 신호의 감도의 손실을 야기하는 복구된 데이터의 상승 및 하강 에지 사이에 상대적인 편이(shift)가 일어난다는 것이다.A disadvantage of clock recovery circuits that are synchronized to rising and falling edges is that if there is a change in the group delay of the transmitter, there is a gap between the generated jitter and the rising and falling edges of the recovered data, causing a loss of sensitivity of the clock signal. Relative shift occurs.
본 발명은 클록 복구 회로, 상기 클록 복구 회로를 갖는 수신기 및 클록 신호를 복구하는 방법에 관한 것이다.The present invention relates to a clock recovery circuit, a receiver having the clock recovery circuit and a method for recovering a clock signal.
설명의 편의를 위하여 본 발명은 수신기를 참조로 하여 설명될 것이다.For convenience of explanation, the present invention will be described with reference to a receiver.
도 1 은 선택 호출 시스템의 간략 블록 개략도.1 is a simplified block schematic diagram of a selective calling system.
도 2 는 클록 복구 회로의 간략 블록 개략도.2 is a simplified block schematic diagram of a clock recovery circuit.
도 3 은 위상 동기 루프의 공지된 유형에 관한 벡터도.3 is a vector diagram of a known type of phase locked loop;
도 4a 및 도 4b 는 각각 초기 발생 심벌의 타이밍 도면이고 제 2 스테이션에 의하여 수신된 동일한 심벌의 타이밍 도면.4A and 4B are timing diagrams of initial occurring symbols, respectively, and timing diagrams of the same symbols received by the second station.
도 5 는 본 발명에 따라 만들어진 수신기에 사용하기 위한 클록 복구 회로의 간략화된 블록 개략도.5 is a simplified block schematic diagram of a clock recovery circuit for use in a receiver made in accordance with the present invention.
도 6 는 실질적으로 지터가 없는 위상 동기 루프의 벡터도.6 is a vector diagram of a phase jitter loop that is substantially jitter free.
도 7 은 본 발명의 다른 실시예의 블록 개략도.7 is a block schematic diagram of another embodiment of the present invention;
도 8 은 상승 및 하강 에지에 대한 δ/2 에러를 갖는 짧은 심벌을 도시하는 도면.8 shows a short symbol with δ / 2 error for rising and falling edges.
도 9 는 도 7 에 위상 동기 루프의 현재 위상을 평균하는 단계와 상기 복구된 클록을 발생시키는 단계의 한 방법을 도시하는 도면.FIG. 9 illustrates one method of averaging the current phase of a phase locked loop and generating the recovered clock in FIG.
본 발명의 목적은 FSK 신호의 클록 복구의 감도 손실을 피하는 것이다.It is an object of the present invention to avoid loss of sensitivity in clock recovery of FSK signals.
본 발명의 일측면에 따라 데이터 신호를 수신하고 기저 대역 출력을 제공하기 위한 수신 수단, 상기 수신 수단의 출력에 연결되어 데이터 출력을 제공하기 위한 복조 수단, 및 상기 복조 수단의 출력에 연결되어 상기 데이터 출력에 제시된 심벌을 복구하기 위한 심벌 복구 수단을 포함하는 수신기가 제공되는데, 상기 심벌 복구 수단은 상기 데이터 출력에서의 상승 및 하강 에지의 발생를 결정하기 위한 수단, 상기 상승 및 하강 에지의 발생 사이의 차이를 결정하기 위한 수단, 및 클록 기준 위치를 결정하기 위하여 상기 차이를 사용하기 위한 수단을 포함하는 것을 특징으로 한다.Receiving means for receiving a data signal and providing a baseband output according to an aspect of the present invention, demodulation means connected to an output of said receiving means and providing a data output, and said data connected to an output of said demodulation means. A receiver is provided that includes symbol recovery means for recovering a symbol presented at the output, the symbol recovery means being means for determining the occurrence of rising and falling edges at the data output, the difference between the occurrence of the rising and falling edges. Means for determining a mean, and means for using the difference to determine a clock reference position.
본 발명의 제 2 측면에 따라 데이터 신호의 상승 및 하강 에지의 발생을 결정하기 위한 수단, 상기 상승 및 하강 에지의 발생 사이의 차이를 결정하기 위한 수단, 및 클록 기준 위치를 결정하기 위하여 상기 차이를 사용하기 위한 수단을 포함하는 클록 복구 회로가 제공된다.Means for determining the occurrence of rising and falling edges of the data signal, means for determining the difference between the occurrence of the rising and falling edges, and determining the clock reference position in accordance with a second aspect of the present invention. A clock recovery circuit is provided that includes means for use.
본 발명의 일실시예에 있어서, 상기 데이터 출력에서 상승 및 하강 에지와 그 공통 기준점에서의 시간 차이를 결정하기 위한 수단은 시간 차이 신호를 발생시킨다. 추가적으로, 위상 동기 루프(PLL : Phase Locked Loop) 수단이 상기 상승 및 하강 에지와 상기 시간 차이 신호를 위한 입력 수단과 상기 상승 및 하강 에지를 위한 각 기준 위치를 계산하기 위한 수단을 구비하여 제공된다.In one embodiment of the invention, the means for determining the time difference at the rising and falling edges and their common reference point at the data output generates a time difference signal. In addition, a phase locked loop (PLL) means is provided with input means for the rising and falling edges and the time difference signal and means for calculating each reference position for the rising and falling edges.
상기 상승 및 하강 에지를 위한 각 기준 위치를 계산하는 위상 동기 루프 수단에 의하여 상기 위상 동기 루프 수단은, 상기 상승 및 하강 에지가 그 각 계산된 기준 위치에 인접하기 때문에 각 심벌 변화에 대해 선행하거나 지연될 수 없을 것이다. 그 결과 다른 비트 길이로 인하여 지터가 위상 동기 루프 수단의 대역폭을 감소시키지 않고 크게 감소된다. 비트 길이의 차이로 인하여 감도가 저하되는 문제는 위상 동기 루프 수단의 대역폭을 변경하지 않고도 해결된다. 추가적으로 위상 동기 루프 기준 오실레이터에 대한 주파수 안정성의 요구 조건은 엄격하지 않아서 덜 엄격한 명세 사항을 가진 더 저렴한 크리스털을 사용하게 해준다.By means of phase locked loop means for calculating each reference position for the rising and falling edges, the phase locked loop means precedes or delays each symbol change since the rising and falling edges are adjacent to their respective calculated reference positions. Could not be. As a result, the jitter is greatly reduced due to the different bit lengths without reducing the bandwidth of the phase locked loop means. The problem that the sensitivity is degraded due to the difference in the bit lengths is solved without changing the bandwidth of the phase locked loop means. In addition, the requirements of frequency stability for phase locked loop reference oscillators are not stringent, allowing the use of less expensive crystals with less stringent specifications.
본 발명의 제 2 실시예에 있어서, 각 상승 및 하강 에지 위상 동기 루프 수단은 미리 결정된 위상에 대하여 각 에지 위치의 발생을 지적하기 위하여 제공되고, 및 평균 수단은 각 위상 동기 루프에서 위상의 회전 수단으로부터 클록 기준 위치를 결정하기 위하여 제공된다.In the second embodiment of the present invention, each rising and falling edge phase locked loop means is provided to indicate the occurrence of each edge position with respect to a predetermined phase, and an average means is a rotating means of phase in each phase locked loop. To determine a clock reference position from the.
본 발명의 제 3 측면에 따라, 데이터 신호의 심벌을 복구하는 방법이 제공되는데, 상기 데이터 신호의 상승 및 하강 에지의 발생을 결정하는 단계와, 상기 상승 및 하강 에지의 발생 사이의 차이를 결정하는 단계와, 및 클록 기준 위치를 결정하기 위하여 상기 차이를 사용하는 단계를 포함한다.According to a third aspect of the present invention, there is provided a method for recovering a symbol of a data signal, comprising determining the occurrence of rising and falling edges of the data signal and determining the difference between the occurrence of the rising and falling edges. And using the difference to determine a clock reference position.
이제 본 발명이 도면을 참조로 하여 예를 들어 설명되고 기술되어질 것이다.The invention will now be described and described by way of example with reference to the drawings.
도면에 있어서, 동일한 참조 부호는 대응하는 부분을 나타내는데 사용되었다.In the drawings, like reference numerals have been used to designate corresponding parts.
도 1에서 도시된 선택 호출 시스템은 제 2 스테이션(20)을 구비하여, 미리 선택된 사용자에게 중계되고 있는 메시지를 페이징하기 위한 입력(12)을 갖는 제 1 스테이션(10)을 포함한다. 페이징 메시지는 스테이지(14)에서 인코딩되고 포매팅되며 점대점 페이징 신호로서 전방으로 전송하기 위하여 무선 송신기(16)에 전송된다. 제 1 스테이션의 동작은 시스템 제어기(18)에 의해 제어된다.The selective calling system shown in FIG. 1 includes a first station 10 having a second station 20 and having an input 12 for paging a message being relayed to a preselected user. The paging message is encoded and formatted at stage 14 and sent to wireless transmitter 16 for forward transmission as a point-to-point paging signal. The operation of the first station is controlled by the system controller 18.
제 2 스테이션(20)은 수신기(22), 예를 들어 단일 또는 비트의 쌍으로 구성된 비트 시퀀스를 포함하는 출력(24)을 발생시키기 위하여 수신 신호 또는 제로 IF에서 직교 연관 I 및 Q 신호를 주파수 다운 변환시키는, 슈퍼헤테로다인 수신기 또는 제로 IF 수신기를 포함한다. 이 출력(24)은, 이 출력(24)을 필터링하고 디코딩하고 또한 1 또는 2 비트의 비제로 복귀 기록(NRZ) 데이터(30)로 변환하는 복조기(28)를 포함하는 기저 대역 스테이지(26)에 인가된다. 클록 복구 회로(32)는 NRZ 데이터(30)로부터 심벌 클록 신호를 발생시키고 상기 데이터와 심벌 클록을 프로세서(34)에 공급하는데, 상기 심벌값은 상기 상승 에지 및 하강 에지 사이의 중간에서 NRZ 데이터(30)를 샘플링함으로써 유도된다.The second station 20 frequency downs the quadrature associated I and Q signals at the received signal or zero IF to generate an output 24 comprising a receiver 22, e.g., a sequence of bits consisting of a single or a pair of bits. A superheterodyne receiver or a zero IF receiver. This output 24 comprises a baseband stage 26 comprising a demodulator 28 which filters and decodes this output 24 and also converts it into 1 or 2 bits of non-zero return write (NRZ) data 30. Is applied to. The clock recovery circuit 32 generates a symbol clock signal from the NRZ data 30 and supplies the data and symbol clock to the processor 34, the symbol value being in the middle between the rising and falling edges. Is derived by sampling 30).
일반적으로 클록 복구는 수신 데이터와 국부 클록 신호와의 동기화를 위하여 에지 검출에 의존하는데, 이 에지는 데이터 상태의 변화에 해당한다. CCIR 무선 페이징 코드 번호 제 1 번에 따라 동작하는 페이징 시스템과 같은, 아니면 POCSAG로서 공지된 선택 호출 시스템에 있어서, 데이터는 주파수 편이 방식(FSK : Frequency Shift Keyed)으로 변조된 무선 신호의 주파수에 해당한다.In general, clock recovery relies on edge detection for synchronization of the received data and the local clock signal, which corresponds to a change in data state. In a selective calling system, such as a paging system operating according to CCIR radio paging code number 1 or known as POCSAG, the data corresponds to the frequency of a radio signal modulated in a frequency shift keyed (FSK) manner. .
전형적인 클록 복구 회로(32)가 도 2에 도시된다. NRZ 데이터(30)는 에지 검출기(36)에 인가되고 에지 검출기(36)는 FSK 주파수에서의 상승 에지 즉 증가에 해당하고 FSK 주파수에서의 하강 에지 즉 감소에 해당하는 신호(38, 40)를 각각 제공한다. 상승 및 하강 에지 신호(38, 40)는 PLL(42)에 인가되어 이들 에지 신호들로 그 자체를 동기화하고 실질적으로 검출된 상승 및 하강 에지들 사이의 중간에서 복구 클록 신호(44)를 발생시킨다.A typical clock recovery circuit 32 is shown in FIG. The NRZ data 30 is applied to the edge detector 36 and the edge detector 36 outputs signals 38 and 40, respectively, corresponding to the rising edge or increase at the FSK frequency and the falling edge or reduction at the FSK frequency, respectively. to provide. Rising and falling edge signals 38 and 40 are applied to PLL 42 to synchronize itself with these edge signals and generate a recovery clock signal 44 in the middle between the detected and rising edges. .
이 전형적인 클록 복구 회로(32)에서의 약화는, 제 1 스테이션(10)의 송신기(16)에서 및/또는 공동 채널 신호의 존재 하에서 FSK 주파수의 그룹 지연으로 인하여, 상승 및 하강 에지와 모든 심벌들이 동일한 길이를 갖는, 이후 본 명세서에서는 "기준점"으로 지칭되는, 마찰 신호의 에지 사이에서 상대적 편이가 있는 경우이다. 제 2 스테이션에 있어서, 복조된 NRZ 데이터(30)에서의 에지는 미리 결정된 기준점들에서는 일어나지 않지만 기준점의 양쪽 영역에서는 일어난다. 이 상대적 편이의 효과는 PLL(42)이 미리 결정된 기준점과 PLL을 나란히 정렬하기 위하여 각 심벌 변화에 대해 선행하거나 지연되게 하는 원인이 되고 이것은 PLL 지터의 증가와 감도의 손실을 일으키게 한다.The weakening in this typical clock recovery circuit 32 is due to the group delay of the FSK frequency at the transmitter 16 of the first station 10 and / or in the presence of a common channel signal, causing the rising and falling edges and all the symbols to fall off. This is the case where there is a relative shift between the edges of the friction signal, having the same length, hereafter referred to as the “reference point”. In the second station, the edge in demodulated NRZ data 30 does not occur at predetermined reference points but occurs in both regions of the reference point. The effect of this relative shift causes the PLL 42 to precede or delay each symbol change in order to align the PLL side by side with the predetermined reference point, which causes an increase in PLL jitter and a loss of sensitivity.
도 3에서 도시된 벡터도는 상승 에지(선행)(46), 하강 에지(지연)(47), 기준점(48) 및 상기 기준점(48)과는 180도 떨어져 있는 심벌 클록(50)을 도시한다.The vector diagram shown in FIG. 3 shows a rising edge (leading) 46, a falling edge (delay) 47, a reference point 48 and a symbol clock 50 that is 180 degrees away from the reference point 48. .
도 4a 는 공칭 심벌 주기(T초)를 갖는 각 펄스를 구비한 원래의 찌그러지지 않은 NRZ 데이터를 도시한다. 도 4b 는 심벌의 그룹 지연의 효과를 도시하는데, 그 결과 양의 펄스는 주기(T) 보다 δ초 만큼 더 짧아지는 반면, 음의 펄스는 주기(T) 보다 δ 초만큼 더 길어지게 되는데, 여기서 δ는 수신된 심벌 주기와 이상적인 주기(T) 사이의 시간 차이이다. 그럼에도 불구하고, 각 펄스의 상승 및 하강 에지(46, 47)(또는 하강 및 상승 에지)는 기준점(48)으로 나타내진 이상적인 주기에 대하여 대칭적으로 배치되고 δ/2의 시간 주기는 이상적인 주기 에지와 인접 상승 또는 하강 에지 사이에 존재한다. 본 발명에 따라, 복구된 클록은 적어도 상승 및 하강 에지의 발생을 인지하는 것에서부터 생성될 수 있다.FIG. 4A shows original undistorted NRZ data with each pulse having a nominal symbol period (T seconds). 4B shows the effect of group delay of symbols, whereby a positive pulse is shorter by δ seconds than a period T, while a negative pulse is longer by δ seconds than a period T, where δ is the time difference between the received symbol period and the ideal period T. Nevertheless, the rising and falling edges 46, 47 (or falling and rising edges) of each pulse are arranged symmetrically with respect to the ideal period represented by the reference point 48 and the time period of δ / 2 is the ideal period edge. And between adjacent rising or falling edges. According to the present invention, a recovered clock can be generated from at least recognizing the occurrence of rising and falling edges.
도 5를 참조로 하여 볼 때, 복조기(도시되지 않음)로부터의 데이터(30)는 에지 검출기(36)에 인가되고, 에지 검출기(36)는 상승 에지 신호(38)와 하강 에지 신호(40)을 발생시키며 각 신호들은 δ의 값이 결정되는 PLL(42)의 제 1 부(52)에 인가된다. 이 값은 상승 및 하강 에지 사이 또는 그 역의 시간을 측정함으로써 적응가능한 방식으로 결정된다. 적절한 통합 상수는 노이즈가 제한되는 것으로 인하여 δ의 변화를 가능하게 하는 반면, 동시에 동기화 동안 데이터를 잃어버리지 않을 만큼 δ가 충분히 신속히 결정되게 해준다. 본 발명의 일실시예에 있어서, 에지 검출기(36)는, 에지에 가까운 어떤 노이즈도 필터링하고 에지들 사이의 중간점을 계산하는, 상태 기계를 포함한다.Referring to FIG. 5, data 30 from a demodulator (not shown) is applied to the edge detector 36, and the edge detector 36 has a rising edge signal 38 and a falling edge signal 40. Each signal is applied to the first portion 52 of the PLL 42 where a value of δ is determined. This value is determined in an adaptive manner by measuring the time between the rising and falling edges or vice versa. Appropriate integration constants allow for a change in δ due to noise limitations, while at the same time allowing δ to be determined quickly enough so that no data is lost during synchronization. In one embodiment of the invention, edge detector 36 includes a state machine that filters any noise near the edges and calculates the midpoint between the edges.
PLL(42)의 제 2 부(54)는 데이터 에지(38, 40) 뿐만 아니라 δ 도 수신하며 δ에 기초하여, 제 2 부(54)가 상승 에지를 위한 기준 위치와 하강 에지를 위한 다른 기준 위치를 계산한다. 이들 기준 위치를 계산한 결과, 작동하는 상승 및 하강 에지가 각 계산된 기준 위치에 가까이 있기 때문에, PLL(42)은 각 심벌 변화에 대해 선행하거나 지연되지 않을 것이다.The second portion 54 of the PLL 42 receives not only data edges 38 and 40 but also δ and based on δ, the second portion 54 provides a reference position for the rising edge and another reference for the falling edge. Calculate your location. As a result of calculating these reference positions, the PLL 42 will not precede or delay for each symbol change because the operating rising and falling edges are close to each calculated reference position.
도 6 은 실질적으로 지터가 없는 PLL의 벡터도를 도시한다. 상승 기준점(+δ/2)(56)과 하강 기준점(-δ/2)(58)은 도면의 오른편 반쪽에 배치되고 복구된 클록(50)은 도면의 기준점(56, 58)의 왼편 반쪽에 대칭적으로 배치된다.6 shows a vector diagram of a substantially jitter-free PLL. The rising reference point (+ δ / 2) 56 and the falling reference point (−δ / 2) 58 are placed on the right half of the figure and the recovered clock 50 is on the left half of the reference points 56, 58 of the figure. It is arranged symmetrically.
도 5 에 관하여 볼 때, PLL(42)은 에지가 그 기준 위치 이후에 일어날 때에만 선행하고 에지가 그 기준 위치 이전에 일어날 때는 지연될 것이다.5, the PLL 42 will only precede when the edge occurs after its reference position and will be delayed when the edge occurs before that reference position.
도 5 에 도시된 회로 장치는 다른 심벌 길이로 인하여 지터가 PLL의 대역폭을 감소시키지 않고 크게 줄어들 수 있게 해준다. 로크 시간(lock time)은 동기화를 놓치지 않도록 신속히 유지될 수 있다. 마지막으로 PLL 기준 오실레이터에 대한 요구 조건은 엄격하지 않아서 덜 엄격한 명세 사항을 가진 더 저렴한 크리스털을 사용하게 해준다.The circuit arrangement shown in FIG. 5 allows jitter to be greatly reduced without reducing the bandwidth of the PLL due to the different symbol lengths. Lock time can be quickly maintained so as not to miss synchronization. Finally, the requirements for the PLL reference oscillator are not stringent, which leads to the use of cheaper crystals with less stringent specifications.
도 7에 도시된 본 발명의 실시예는 NRZ 신호의 에지를 검출하는 에지 검출기(36)를 포함한다. 에지 검출기(36)는 출력(38)에 하강 에지를 나타내는 신호와 출력(40)에 상승 에지를 나타내는 신호를 발생시킨다. 출력(38 및 40)은 위상 동기 루프(60, 62)에 각각 연결된다. 위상 동기 루프(60, 62)는 출력(38)에 상승 에지 지시와 출력(40)에 하강 에지 지시로 정렬하기 위하여 각각 진행된다. 상승 에지 PLL(60)과 하강 에지 PLL(62)의 위상(64, 66)은 스테이지(68)에 각각 제공되고 스테이지(68)는 PLL의 평균 위상을 계산하며 상기 위상의 평균이 기준점에 대하여 위상 차이가 180도 일 때 복구된 클록을 지시한다.The embodiment of the present invention shown in FIG. 7 includes an edge detector 36 for detecting the edge of the NRZ signal. Edge detector 36 generates a signal indicative of a falling edge at output 38 and a signal indicative of a rising edge at output 40. Outputs 38 and 40 are connected to phase locked loops 60 and 62, respectively. Phase-locked loops 60, 62 proceed to align with rising edge indications at output 38 and falling edge indications at output 40, respectively. Phases 64 and 66 of rising edge PLL 60 and falling edge PLL 62 are provided to stage 68, respectively, and stage 68 calculates the average phase of the PLL, with the average of the phases being relative to the reference point. When the difference is 180 degrees, it indicates the recovered clock.
동작 중 상승 에지가 하강 에지를 앞서갈 때, PLL(60 및 62)의 위상은 도 8에 도시된 바와 같이, 기준점에 대하여 δ/2와 -δ/2의 오프셋을 각각 가질 것이다. 역으로, 하강 에지가 상승 에지를 앞서갈 때, PLL(60, 62)의 위상은 기준점에 대하여 δ/2와 -δ/2의 오프셋을 각각 가질 것이다. 스테이지(68)에서 이들 두 위상의 평균을 결정함으로써, 심벌의 중심은 출력(50)에 어떤 에러도 없음을 정확하게 나타낼 것이다.When the rising edge precedes the falling edge during operation, the phases of the PLLs 60 and 62 will have offsets of δ / 2 and -δ / 2, respectively, relative to the reference point, as shown in FIG. Conversely, when the falling edge precedes the rising edge, the phases of the PLLs 60, 62 will have offsets of δ / 2 and -δ / 2, respectively, relative to the reference point. By determining the average of these two phases in stage 68, the center of the symbol will accurately indicate that there is no error in the output 50.
위상(64 및 66)의 최소 순환 평균이 기준점에 대하여 위상 중 180 도가 되는 지점은 곧바로 앞선 방식으로 계산될 수 있다. 도 9를 참조로 하여 볼 때, 벡터(46 및 47)는 위상값(64 및 66)을 도시한다. 만약 180도가 각 에지가 일어나는 지점을 나타내고, 각도가 범위(-180도 내지 180도) 내에서 표현되도록 두 PLL(60 및 62)이 구성되어 있다면, 복구된 클록(50)은 위상 평균이 0도가 되는 때, 즉 PLL(60)의 출력이 음의 PLL(62)의 출력과 같을 때에 일어나야 하며 두 카운터는 이 범위(-90도 내지 90도) 내에 있다.The point at which the minimum cyclic average of phases 64 and 66 is 180 degrees of phase with respect to the reference point can be calculated in a straightforward manner. With reference to FIG. 9, vectors 46 and 47 show phase values 64 and 66. If two PLLs 60 and 62 are configured such that 180 degrees represent the point where each edge occurs and the angle is represented within the range (-180 degrees to 180 degrees), then the recovered clock 50 has a phase average of 0 degrees. When the output of PLL 60 is equal to the output of negative PLL 62 and both counters are within this range (-90 degrees to 90 degrees).
본 발명의 개시를 읽고 나서, 다른 변경들이 당업자에게는 명백할 것이다. 그러한 변경들은 디자인, 제품 및 수신기와 구성 성분의 사용에서 이미 공지되어 있을 수 있고 이미 본 명세서에 기술된 특징의 대용이거나 이들 특징에 부가해서 사용될 수 있는 다른 특징들을 포함할 수 있다.After reading the present disclosure, other changes will be apparent to those skilled in the art. Such modifications may include known features in the design, product, and use of receivers and components, and may include other features that may be used in addition to, or in addition to, features already described herein.
데이터 신호에서부터 클록 신호를 유도하기 위하여 복조되고 검출되는, 통신장치와 같은 임의의 응용에 있어서도 사용될 수 있다.It can also be used in any application, such as a communication device, that is demodulated and detected to derive a clock signal from a data signal.
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