KR20010011947A

KR20010011947A - Apparatus For Reducing Clock Jitter For Driving Flat Panel Display

Info

Publication number: KR20010011947A
Application number: KR1019990031568A
Authority: KR
Inventors: 유병열
Original assignee: 구자홍; 엘지전자 주식회사
Priority date: 1999-07-31
Filing date: 1999-07-31
Publication date: 2001-02-15

Abstract

PURPOSE: A clock jitter reducing device for driving flat panel display is provided to remove the noise contained in a horizontal synchronous signal by the relative comparison of same horizontal synchronous signals and to reduce the rising time and falling time of the horizontal synchronous, thereby minimizing the jitter components contained in a clock signal. CONSTITUTION: The clock jitter reducing device for driving flat panel display comprises two amplifiers(11,12) and a comparator(13). The amplifiers(11,12) execute the inversion and non-inversion amplifications of horizontal synchronous signals(H). The comparator(13) compares the outputs of the amplifiers(11,12) to reduce the rising and falling times of the signals(H). The amplifier(11) supplies the non-inversion amplified signals to a non-inversion input terminal(+) of the comparator. The amplifier(12) supplies the inversion amplified signals to an inversion input terminal(-) of the comparator.

Description

Apparatus For Reducing Clock Jitter For Driving Flat Panel Display}

본 발명은 클럭 발생기에 관한 것으로, 특히 클럭신호에 포함되는 지터성분을 최소화하도록 한 클럭지터 감소장치에 관한 것이다.The present invention relates to a clock generator, and more particularly, to a clock jitter reduction device for minimizing jitter components included in a clock signal.

최근, 음극선관(Cathode Ray Tube : CRT)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 디스플레이들이 개발되고 있다. 이러한 평판 디스플레이(Flat Panel Display : 이하 "FPD"라 함)는 액정 표시장치(Liquid Crystal Display : LCD), 전계 방출 표시장치(Field Emission Display : 이하 "FED"라 함) 및 플라즈마 표시장치(Plasma Display Panel : PDP) 등이 있다. 일반적으로, FPD는 입력 아날로그 신호를 디지털 형태로 변환한 후, 정해진 해상되에 따라 신호를 처리하여 디스플레이하게 된다.Recently, various flat panel displays have been developed to reduce weight and volume, which are disadvantages of cathode ray tubes (CRTs). Such a flat panel display (hereinafter referred to as "FPD") includes a liquid crystal display (LCD), a field emission display (hereinafter referred to as "FED"), and a plasma display (Plasma Display). Panel: PDP). In general, the FPD converts an input analog signal into a digital form, and then processes and displays the signal according to a predetermined resolution.

도 1을 참조하면, 아날로그 형태의 데이터가 공급되는 프리앰프(2)와, 수직 및 수평 동기신호가 공통으로 공급되는 마이콤(4) 및 클럭 발생기(5)와, 프리앰프(2)로부터 증폭된 데이터를 디지털 형태로 변환하기 위한 양자화기(3)와, 양자화기(3)로부터 공급되는 데이터를 정해진 해상도에 적합하게 신호포맷을 변환하기 위한 디지털 신호 처리기(7)를 구비하는 FPD의 구동장치가 도시되어 있다.Referring to FIG. 1, a preamplifier 2 to which data in analog form is supplied, a microcomputer 4 and a clock generator 5 to which vertical and horizontal synchronization signals are commonly supplied, and amplified from the preamplifier 2 are provided. An FPD driving apparatus includes a quantizer 3 for converting data into a digital form, and a digital signal processor 7 for converting a signal format suitable for a predetermined resolution of data supplied from the quantizer 3. Is shown.

프리앰프(2)는 입력라인(1)으로부터 공급되는 아날로그 형태의 적녹청색 데이터(RGB)를 소정 이득값만큼 증폭시켜 양자화기(3)에 공급하게 된다. 마이콤(4)은 수직 및 수평 동기신호(V,H)로부터 입력신호의 해상도를 판별하여 그 해상도 정보를 클럭 발생기(5)와 디지털 신호 처리기(7)에 공급하게 된다. 클럭 발생기(5)는 도 2에서 알 수 있는 바와 같이 수평 동기신호(H)를 기준으로 입력신호에 동기되는 클럭신호(CLK)를 생성하여, 이 클럭신호(CLK)를 양자화기(3)와 디지털 신호 처리기(7)에 공통으로 공급하게 된다. 양자화기(3)는 프리앰프(2)에 의해 증폭된 아날로그 형태의 적녹청색 데이터(RGB)를 클럭신호(CLK)에 따라 샘플링함으로써 디지털 형태로 변환하게 된다. 디지털 신호 처리기(7)는 양자화기(3)로부터 공급되는 디지털 형태의 적녹청색 데이터(디지털 RGB)를 표시패널의 해상도에 적합하게 신호포맷을 변환하여 표시패널 구동회로(6)에 공급하게 된다.The preamplifier 2 amplifies the red-green-blue data RGB in the analog form supplied from the input line 1 by a predetermined gain value and supplies the same to the quantizer 3. The microcomputer 4 determines the resolution of the input signal from the vertical and horizontal synchronization signals V and H and supplies the resolution information to the clock generator 5 and the digital signal processor 7. As shown in FIG. 2, the clock generator 5 generates a clock signal CLK synchronized with the input signal based on the horizontal synchronizing signal H, and generates the clock signal CLK from the quantizer 3. It is supplied to the digital signal processor 7 in common. The quantizer 3 converts the red-green-blue data RGB in analog form amplified by the preamplifier 2 into digital form by sampling the clock signal CLK. The digital signal processor 7 converts the signal format of the red-green-blue data (digital RGB) of the digital form supplied from the quantizer 3 into the display panel driver circuit 6 by converting the signal format according to the resolution of the display panel.

그러나 종래의 FPD의 구동장치는 수평 동기신호(H)의 영향에 의해 클럭신호(CLK)에 지터(Jitter)가 포함되는 문제점이 있다. 이에 따라, 도 3에 나타낸 바와 같이 클럭신호(CLK)의 지터량(ΔJ_CLK)에 만큼 양자화기(3)로부터 출력되는 디지털 형태의 적녹청 데이터(디지털 RGB)에 레벨차가 나타나게 된다. 다시 말하여, 클럭신호(CLK)의 지터량(ΔJ_CLK)은 클럭신호(CLK)로 하여금 샘플링 타임이 시간이 달라지게 하므로, 출력되는 디지털 형태의 적녹청 데이터(디지털 RGB)에는 클럭신호(CLK)의 지터량(ΔJ_CLK)에 따른 양자화레벨(ΔE_QL) 만큼 레벨차가 나타나게 된다. 이와 같이 레벨이 변동하는 데이터가 표시패널에 공급되면 표시패널의 각 주사라인마다 명암차가 나타나게 되어 표시품질을 떨어 뜨린다.However, the conventional FPD driving apparatus has a problem in that jitter is included in the clock signal CLK under the influence of the horizontal synchronizing signal H. Accordingly, as shown in FIG. 3, the level difference appears in the digital red-green data (digital RGB) output from the quantizer 3 as much as the jitter amount ΔJ _CLK of the clock signal CLK. In other words, since the jitter amount ΔJ _CLK of the clock signal CLK causes the clock signal CLK to have a different sampling time, the clock signal CLK may be included in the digital red-cyan data (digital RGB) outputted. The level difference appears as much as the quantization level ΔE _QL according to the jitter amount ΔJ _CLK . In this way, when data having a varying level is supplied to the display panel, a contrast difference appears in each scan line of the display panel, thereby degrading the display quality.

클럭신호(CLK)의 지터량(ΔJ_CLK)을 줄이기 위하여, 도 4와 같이 비교기(8)를 이용하여 수평 동기신호(H)를 소정 기준전압과 비교함으로써 클럭 발생기(5)에 입력되는 수평 동기신호(H)의 라이징타임(Rising time)과 폴링타임(Falling time)을 줄이는 클럭 지터 감소장치가 사용되고 있다. 도 4를 참조하면, 비교기(8)의 비반전 입력단자(+)에는 아날로그 데이터가 포함된 수평 동기신호(H)가 입력되며, 반전 입력단자(-)에는 제1 및 제2 저항(R1,R2)의 분압비에 따른 분압전압이 기준전압으로서 공급된다. 비교기(8)는 수평 동기신호(H)의 전압레벨이 기준전압보다 클 때만 출력함으로써 수평 동기신호(H)의 라이징 타임과 폴링 타임을 줄이게 된다.In order to reduce the jitter amount ΔJ _CLK of the clock signal CLK, the horizontal synchronization signal H is compared to a predetermined reference voltage by using the comparator 8 as shown in FIG. 4 so as to input the horizontal synchronization signal to the clock generator 5. A clock jitter reduction device for reducing the rising time and falling time of the signal H is used. Referring to FIG. 4, a horizontal synchronizing signal H including analog data is input to the non-inverting input terminal + of the comparator 8, and the first and second resistors R1, R1, to the inverting input terminal −. The divided voltage corresponding to the divided voltage ratio of R2) is supplied as the reference voltage. The comparator 8 outputs only when the voltage level of the horizontal synchronizing signal H is greater than the reference voltage, thereby reducing the rising time and the falling time of the horizontal synchronizing signal H.

그러나 비교기(8)는 공급전원(Vcc)에 포함된 노이즈에 의해 기준레벨이 가변되게 되므로 전원 노이즈에 따른 검출오차와 출력오차를 가지는 문제점이 있다. 또한, 각 비디오 카드(Video Card)마다 같은 주파수의 수평 동기신호라도 형태가 조금씩 다르게 되므로 동일한 기준레벨을 적용하게 되면 그 만큼 오차가 존재하는 결과를 초래한다.However, since the reference level is changed by the noise included in the power supply Vcc, the comparator 8 has a problem of having a detection error and an output error according to the power supply noise. In addition, even if the horizontal synchronization signal of the same frequency for each video card (Video Card) is slightly different form, applying the same reference level will result in an error that much.

결과적으로, 수평 동기신호에 의한 클럭지터는 도 5에서 알 수 있는 바와 같이, 입력 수평동기신호(H)에 의한 지터(ΔJ_CLK), 클럭 발생기(5)의 수평동기신호 검출오차(ΔEdet), 비교기(8)의 수평 동기신호 검출오차(ΔEcomp_det), 비교기(8)의 수평 동기신호 출력오차(ΔEcomp), 비교기(8)의 출력오차에 따라 발생되는 클럭지터(ΔJ_{CLK_COMP})와 같은 오차요소들에 의해 지터가 포함되므로 양자화 샘플링오차, 양자화 레벨오차 나아가, 주사라인간 명암차를 줄이기 위하여 클럭신호(CLK)에 포함된 지터를 최소화할 수 있는 방안이 요구되고 있다.As a result, as shown in FIG. 5, the clock jitter due to the horizontal synchronizing signal is jitter (ΔJ _CLK ) due to the input horizontal synchronizing signal H, the horizontal synchronizing signal detection error (ΔEdet) of the clock generator 5, Error elements such as the horizontal synchronization signal detection error ΔEcomp_det of the comparator 8, the horizontal synchronization signal output error ΔEcomp of the comparator 8, and the clock jitter ΔJ _{CLK_COMP} generated according to the output error of the comparator 8. Since the jitter is included, there is a demand for a method of minimizing jitter included in the clock signal CLK in order to reduce the quantization sampling error, the quantization level error, and further, the contrast difference between scan lines.

따라서, 본 발명의 목적은 클럭신호에 포함되는 지터성분을 최소화하도록 한 FPD용 클럭 발생기를 제공하는데 있다.Accordingly, an object of the present invention is to provide a clock generator for FPD which minimizes jitter components included in a clock signal.

도 1은 평판 디스플레이 구동장치를 나타내는 블록도.1 is a block diagram showing a flat panel display driving apparatus.

도 2는 도 1에 도시된 클럭 발생기에 의해 생성되는 클럭신호의 파형도.FIG. 2 is a waveform diagram of a clock signal generated by the clock generator shown in FIG.

도 3은 도 1에 도시된 클럭신호의 지터에 의한 양자화잡음을 나타내는 파형도.3 is a waveform diagram showing quantization noise caused by jitter of the clock signal shown in FIG. 1;

도 4는 종래의 클럭 지터 감소장치를 나타내는 회로도.4 is a circuit diagram showing a conventional clock jitter reduction device.

도 5는 도 1에 도시된 클럭신호의 지터를 유발하는 오차요소들을 나타내는 도면.FIG. 5 is a diagram illustrating error elements that cause jitter in the clock signal shown in FIG. 1; FIG.

도 6은 본 발명의 실시예에 따른 평판 디스플레이 구동용 클럭지터 감소장치를 나타내는 회로도.6 is a circuit diagram illustrating a clock jitter reduction apparatus for driving a flat panel display according to an exemplary embodiment of the present invention.

도 7은 도 6에 도시된 증폭기들과 비교기의 출력신호를 나타내는 파형도.FIG. 7 is a waveform diagram illustrating output signals of the amplifiers and the comparator shown in FIG. 6. FIG.

〈 도면의 주요 부분에 대한 부호의 설명 〉<Description of the code | symbol about the principal part of drawing>

1 : 입력라인 2 : 프리앰프1: input line 2: preamplifier

3 : 양자화기 4 : 마이콤3: quantizer 4: micom

4 : 마이콤 5 : 클럭 발생기4: micom 5: clock generator

6 : 표시패널 구동회로 7 : 디지털 신호 처리기6 display panel driver circuit 7 digital signal processor

8,13 : 비교기 11,12 : 증폭기8,13: comparator 11,12: amplifier

상기 목적을 달성하기 위하여, 본 발명의 FPD용 클럭 발생기는 수평 동기신호의 위상을 변환하는 위상변환수단과, 수평 동기신호와 위상이 변환된 수평 동기신호를 상호 비교하는 비교수단을 구비한다.In order to achieve the above object, the clock generator for FPD of the present invention includes a phase converting means for converting the phase of the horizontal synchronizing signal, and a comparison means for comparing the horizontal synchronizing signal and the horizontal synchronizing signal whose phase is converted.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will become apparent from the description of the embodiments with reference to the accompanying drawings.

이하, 도 6 및 도 7을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 6 and 7.

도 6을 참조하면, 입력 수평 동기신호(H)를 반전 및 비반전 증폭하기 위한 제1 및 제2 증폭기(11,12)와, 제1 및 제2 증폭기(11,12)의 출력신호를 비교하는 비교기(13)를 구비하는 본 발명의 실시예에 따른 FPD용 클럭 발생기가 도시되어 있다. 수평 동기신호(H)는 제1 증폭기(11)의 비반전 입력단자(+)와 제2 증폭기(12)의 반전 입력단자(-)에 공통으로 입력된다. 제1 증폭기(11)는 자신의 이득값(Rf1/Rg1)만큼 수평 동기신호(H)를 비반전 증폭하여 비교기(13)의 비반전 입력단자(+)에 공급하게 된다. 제2 증폭기(12)는 자신의 이득값(1+(Rf2/Rg2))만큼 수평 동기신호(H)를 반전 증폭하여 비교기(13)의 반전 입력단자(-)에 공급하게 된다. 비교기(13)는 제1 및 제2 증폭기(11,12)로부터의 출력신호를 비교하여 수평 동기신호(H)의 라이징타임과 폴링타임을 줄이게 된다. 이와 같이 동일한 수평 동기신호(H)를 반전·비반전 증폭한 후, 반전 증폭신호와 비반전 증폭신호를 비교하게 되면 비교기(13)의 오차를 클럭 발생기(5)의 수평동기신호 검출오차 이내로 줄일 수 있게 된다. 한편, 제1 및 제2 증폭기(11,12)의 이득값이 동일하게 설정되는 것이 바람직하다.Referring to FIG. 6, the output signals of the first and second amplifiers 11 and 12 and the first and second amplifiers 11 and 12 for inverting and non-inverting and amplifying the input horizontal synchronizing signal H are compared. A clock generator for an FPD according to an embodiment of the present invention having a comparator 13 is shown. The horizontal synchronizing signal H is commonly input to the non-inverting input terminal (+) of the first amplifier 11 and the inverting input terminal (-) of the second amplifier 12. The first amplifier 11 non-inverts and amplifies the horizontal synchronizing signal H by its gain value Rf1 / Rg1 and supplies it to the non-inverting input terminal (+) of the comparator 13. The second amplifier 12 inverts and amplifies the horizontal synchronizing signal H by its gain value 1+ (Rf2 / Rg2) and supplies it to the inverting input terminal (-) of the comparator 13. The comparator 13 compares the output signals from the first and second amplifiers 11 and 12 to reduce the rising time and the falling time of the horizontal synchronization signal H. After inverting and non-inverting amplifying the same horizontal synchronizing signal H and comparing the inverted amplifying signal with the non-inverting amplifying signal, the error of the comparator 13 is reduced to within the horizontal synchronizing signal detection error of the clock generator 5. It becomes possible. On the other hand, it is preferable that the gain values of the first and second amplifiers 11 and 12 are set equally.

결과적으로, 본 발명에 따른 FPD용 클럭 발생기는 도 7에서 알 수 있는 바와 같이 수평 동기신호의 반전 증폭신호와 비반전 증폭신호의 교차점에서 비교기(13)의 출력신호 즉, 클럭 발생기(5)에 입력되는 수평 동기신호가 발생되므로 수평 동기신호의 라이징 타임과 폴링타임을 줄이게 된다. 그 결과, 클럭 발생기(5)는 보정된 수평 동기신호를 기준으로 클럭신호(CLK)를 발생하게 되며, 이 클럭신호(CLK)를 기준으로 입력 데이터가 양자화기(3)에 의해 샘플링되게 되므로 샘플링오차와 양자화레벨 오차량을 줄이게 된다.As a result, the clock generator for FPD according to the present invention, as shown in FIG. Since the horizontal synchronization signal is input, the rising time and the falling time of the horizontal synchronization signal are reduced. As a result, the clock generator 5 generates the clock signal CLK on the basis of the corrected horizontal synchronizing signal, and since the input data is sampled by the quantizer 3 on the basis of the clock signal CLK, the sampling is performed. The amount of error and quantization level error is reduced.

상술한 바와 같이, 본 발명에 따른 FPD용 클럭 발생기는 동일한 수평 동기신호를 상대비교함으로써 수평 동기신호에 포함된 잡음을 제거함과 아울러 수평 동기신호의 라이징타임과 폴링타임을 줄여 클럭신호에 포함된 지터를 최소화하게 된다. 이와 같이 보정된 수평 동기신호가 클럭 발생기에 입력되므로 클럭 발생기는 보다 정확한 클럭신호를 생성하게 되며, 양자화 과정에서 발생하는 양자화 잡음을 최소화할 수 있게 된다. 이에 따라, 디지털 데이터를 표시하는 FPD에 있어서, 양자화 잡음에 따른 데이터 왜곡에 의해 초래되는 수평라인간 명암차 등 화질열화를 줄일 수 있게 된다.As described above, the clock generator for the FPD according to the present invention eliminates noise included in the horizontal synchronizing signal by comparing the same horizontal synchronizing signal, and also reduces jitter and falling time of the horizontal synchronizing signal, thereby reducing jitter included in the clock signal. Will be minimized. Since the corrected horizontal synchronization signal is input to the clock generator, the clock generator generates a more accurate clock signal, thereby minimizing quantization noise generated during the quantization process. Accordingly, in an FPD displaying digital data, image quality deterioration such as contrast between horizontal lines caused by data distortion due to quantization noise can be reduced.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims

Phase conversion means for converting a phase of the horizontal synchronization signal;

And a comparing means for comparing the horizontal synchronizing signal and the horizontal synchronizing signal whose phase is converted to each other.

The method of claim 1,

The phase shift means includes an inverting amplifier for inverting and amplifying the horizontal synchronizing signal;

And a non-inverting amplifier for non-inverting and amplifying the horizontal synchronizing signal.

The method of claim 2,

And a gain value of the inverting amplifier and the non-inverting amplifier is set to be the same.