KR20010011789A

KR20010011789A - 이피롬 쓰기 회로

Info

Publication number: KR20010011789A
Application number: KR1019990031322A
Authority: KR
Inventors: 오형석
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1999-07-30
Filing date: 1999-07-30
Publication date: 2001-02-15
Also published as: KR100300080B1; US6297992B1; JP3548100B2; JP2001057098A

Abstract

본 발명은 이피롬 쓰기 회로에 관한 것으로, 종래 기술에 있어서 승압전압이 너무 낮으면 이피롬 셀의 비트라인에 고정된 전압강하부에 의해 전압레벨이 낮게 강압된 전압이 인가됨에 따라 열전자가 발생되지 않아 쓰기 시간이 급격히 증가하게 되며, 또한, 인가되는 승압전압이 너무 높으면 과다 쓰기에 의하여 이피롬의 게이트가 열화되는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 이피롬 쓰기시 인가되는 승압전압의 전압레벨을 감지하여 상기 승압전압을 일정한 레벨의 전압으로 강압하여 이피롬셀의 비트라인에 인가함으로써, 상기 승압전압이 변동에 따른 쓰기 시간의 증가 및 이피롬셀의 게이트열화를 방지하여 안정적인 쓰기 동작을 수행하는 효과가 있다.

Description

이피롬 쓰기 회로{WRITE CIRCUIT FOR ERASABLE AND PROGRAMMABLE READ ONLY MEMORY}

본 발명은 이피롬 쓰기 회로에 관한 것으로, 특히 이피롬에 데이터를 쓰는 회로에 있어서 이피롬 쓰기시 인가되는 승압전압의 전압레벨을 감지하여 상기 승압전압을 일정한 레벨의 전압으로 강압하여 이피롬셀의 비트라인에 인가하도록 한 이피롬 쓰기 회로에 관한 것이다.

도 1은 종래 이피롬 쓰기 회로의 구성을 보인 회로도로서, 이에 도시된 바와 같이 데이터를 저장하는 복수의 이피롬셀로 구성한 셀 어레이(10)와; 쓰기 신호(Wpgm)에 의해 인에이블되어 승압전압(VPP)을 인가받아 입력되는 8비트 어드레스(ADD[7:0])를 디코딩하여 복수의 워드라인(WL0∼WL15)중 해당 워드라인을 인에이블시키는 워드라인 디코더(30)와; 상기 쓰기 신호(Wpgm)에 의해 인에이블되어 승압전압(VPP)을 인가받아 입력되는 8비트 어드레스(ADD[7:0])를 디코딩하여 복수의 비트라인(BL0∼BL15)중 해당 비트라인을 인에이블시키는 비트라인 디코더(40)와; 상기 쓰기 신호(Wpgm)에 의해 승압전압(VPP)을 공급하는 전력스위치(50)와; 상기 이피롬셀의 쓰기 조건에 맞도록 상기 전력스위치(50)에서 인가되는 승압전압(VPP)을 강압시켜 출력하는 전압강하부(20)와; 각각 게이트로 인가되는 상기 비트라인 디코더(40)의 출력신호에 의해 도통제어되어 상기 전압강하부(20)에서 강압된 전압(V1)을 상기 셀어레이(10)로 출력하는 복수의 엔모스 트랜지스터(NM1∼NM16)로 구성되며, 상기 전압강하부(20)는 게이트로 공통인가되는 상기 전력스위치(50)의 출력신호에 의해 도통제어되어 승압전압(VPP)을 강압하는 직렬 연결된 엔모스 트랜지스터(NM20)(NM21)로 구성된다.

그리고, 상기 전력 스위치(50)는 도 2에 도시된 바와 같이 상기 쓰기 신호(Wpgm)를 반전하는 인버터(I1)와; 소오스가 접지되어 각각 상기 쓰기 신호(Wpgm)와 인버터(I1)의 출력신호에 의해 도통제어되는 엔모스 트랜지스터(NM30)(NM31)와; 각각 상기 엔모스 트랜지스터(NM30)(NM31)의 드레인전압에 의해 도통제어되어 소오스의 승압전압(VPP)을 상기 엔모스 트랜지스터(NM31)(NM30)의 드레인으로 출력하는 피모스 트랜지스터(PM1)(PM2)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 상세히 설명한다.

승압 전압(VPP)이 회로에 인가된 후, 데이터를 저장하고자 하는 이피롬셀의 어드레스 정보를 가진 8비트 어드레스(ADD[7:0])가 각각 워드라인 디코더(30) 및 비트라인 디코더(40)에 인가되면, 상기 워드라인 디코더(30) 및 비트라인 디코더(40)는 쓰기 신호(Wpgm)에 의해 인에이블되어 상기 어드레스(ADD[7:0])를 디코딩하여 각각 복수의 워드라인(WL0∼WL15) 및 비트라인(BL0∼BL15)중 해당 워드라인 및 비트라인을 선택하게 된다.

따라서, 상기 쓰기 신호(Wpgm)가 저전위로 인가되면, 이를 인가받은 상기 워드라인 및 비트라인 디코더(30)(40)가 디스에이블되며, 이를 인가받은 전력스위치(50)내 엔모스 트랜지스터(NM30)는 턴오프되고 엔모스 및 피모스 트랜지스터(NM31)(PM1)가 턴온됨에 따라 상기 전력스위치(50)는 접지전압을 출력하게 된다.

그리고, 상기 쓰기 신호(Wpgm)가 고전위로 인가되면, 이를 인가받은 상기 워드라인 및 비트라인 디코더(30)(40)가 인에이블되어 상기 어드레스에 해당하는 워드 라인 신호 및 비트 라인 신호를 출력하게 된다.

이때, 상기 고전위 쓰기 신호(Wpgm)를 인가받은 엔모스 트랜지스터(NM30)가 턴온되고 이와 동시에 상기 쓰기 신호(Wpgm)를 반전한 인버터(I1) 신호를 인가받은 엔모스 트랜지스터(NM31)가 턴오프됨에 따라 피모스 트랜지스터(PM2)가 턴온되어 상기 전력스위치(50)는 승압전압(VPP)을 출력하게 된다.

따라서, 상기 전력스위치(50)의 고전위 출력전압을 인가받은 전압강하부(20)는 복수의 직렬연결된 엔모스 트랜지스터(NM20)(NM21)가 턴온됨에 따라 드레인으로 인가되는 승압전압(VPP)을 상기 이피롬 셀의 쓰기 조건에 맞도록 이를 강압시켜 출력하게 된다.

그리고, 상기 전압강하부(20)에서 강압된 전압(V1)을 드레인으로 인가받은 복수의 엔모스 트랜지스터(NM1∼NM16)중 상기 비트라인 디코더(40)의 비트 라인 신호에 의해 도통된 엔모스 트랜지스터를 통해 해당 비트라인으로 출력하게 되며, 상기 워드라인 디코더(30)의 워드 라인 신호에 의해 인에이블된 상기 셀어레이(10)내 이피롬 셀에 상기 비트라인의 기 강압된 전압(V1)을 인가하여 쓰기 동작을 수행하게 된다.

이때, 상기 이피롬셀에 데이터를 쓰는 시간은 상기 워드 라인 신호 및 비트 라인 신호의 전압 레벨에 의해 결정된다. 즉, 해당 워드라인에는 승압전압(VPP)이 그대로 인가되나 비트라인에는 강압된 전압(V1)이 인가됨에 따라 상기 이피롬셀의 드레인에 게이트보다 높은 전압이나 같은 전압이 인가되면, 소오스에서 가속된 열전자가 상기 이피롬 셀의 플로팅 게이트로 트랩되지 않고 드레인으로 모두 인가되기 때문에 쓰기 동작이 이루어지지 않아 상기 쓰기 시간이 크게 증가된다.

즉, 상기와 같이 종래의 기술에 있어서 승압전압이 너무 낮으면 이피롬 셀의 비트라인에 고정된 전압강하부에 의해 전압레벨이 낮게 강압된 전압이 인가됨에 따라 열전자가 발생되지 않아 쓰기 시간이 급격히 증가하게 되며, 또한, 인가되는 승압전압이 너무 높으면 과다 쓰기에 의하여 이피롬의 게이트가 열화되는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 이피롬 쓰기시 인가되는 승압전압의 전압레벨을 감지하여 상기 승압전압을 일정한 레벨의 전압으로 강압하여 이피롬셀의 비트라인에 인가함으로써 쓰기 시간을 일정하게 유지하도록 한 이피롬 쓰기 회로를 제공함에 그 목적이 있다.

도 1은 종래 이피롬 쓰기 회로의 구성을 보인 회로도.

도 2는 도 1에서 전력 스위치의 구성을 보인 회로도.

도 3은 본 발명 이피롬 쓰기 회로의 구성을 보인 회로도.

***도면의 주요 부분에 대한 부호의 설명***

100 : 셀어레이 110 : 전압강하부

120 ∼ 122 : 전력스위치 130 : 디코딩부

140 : 전원전압 감지부 150 : 워드라인 디코더

160 : 비트라인 디코더 INV1 ∼ INV4 : 인버터

PM1, PM2 : 피모스 트랜지스터 NM1 ∼ NM31 : 엔모스 트랜지스터

AND1 ∼ AND3 : 논리곱 게이트

상기와 같은 목적을 달성하기 위한 본 발명의 구성은 데이터를 저장하는 복수의 이피롬셀로 구성한 셀 어레이와; 쓰기 신호에 의해 인에이블되어 승압전압을 인가받아 입력되는 8비트 어드레스를 디코딩하여 복수의 워드라인중 해당 워드라인을 인에이블시키는 워드라인 디코더와; 상기 쓰기 신호에 의해 인에이블되어 승압전압을 인가받아 입력되는 8비트 어드레스를 디코딩하여 복수의 비트라인중 해당 비트라인을 인에이블시키는 비트라인 디코더와; 상기 승압전압의 레벨을 감지하여 그 레벨에 따른 제1,제2 감지 신호를 출력하는 전원전압감지부와; 상기 전원전압 감지부의 제1,제2 감지신호를 디코딩하여 출력하는 디코딩부와; 상기 디코딩부의 출력신호 및 쓰기신호에 의해 각각 인에이블되어 승압전압을 공급하는 제1,제2,제3 전력스위치와; 상기 제1,제2,제3 전력스위치의 출력신호에 의해 상기 승압전압을 서로 다른 전압 레벨로 강압시켜 출력하는 전압강하부와; 각각 게이트로 인가되는 상기 비트라인 디코더의 출력신호에 의해 도통제어되어 상기 전압강하부에서 강압된 전압을 상기 셀어레이로 출력하는 복수의 엔모스 트랜지스터로 구성하여 된 것을 특징으로 한다.

이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 3은 본 발명 이피롬 쓰기 회로의 구성을 보인 회로도로서, 이에 도시한 바와 같이 데이터를 저장하는 복수의 이피롬셀로 구성한 셀 어레이(100)와; 쓰기 신호(Wpgm)에 의해 인에이블되어 승압전압(VPP)을 인가받아 입력되는 8비트 어드레스(ADD[7:0])를 디코딩하여 복수의 워드라인(WL0∼WL15)중 해당 워드라인을 인에이블시키는 워드라인 디코더(150)와; 상기 쓰기 신호(Wpgm)에 의해 인에이블되어 승압전압(VPP)을 인가받아 입력되는 8비트 어드레스(ADD[7:0])를 디코딩하여 복수의 비트라인(BL0∼BL15)중 해당 비트라인을 인에이블시키는 비트라인 디코더(160)와; 상기 승압전압(VPP)의 레벨을 감지하여 그 레벨에 따른 감지 신호(A)(B)를 출력하는 전원전압감지부(140)와; 상기 전원전압 감지부(140)의 감지신호(A)(B)를 디코딩하는 디코딩부(130)와; 상기 디코딩부(130)의 출력신호 및 쓰기 신호(Wpgm)에 의해 각각 인에이블되어 승압전압(VPP)을 공급하는 복수의 전력스위치(120∼122)와; 상기 복수의 전력스위치(120)(121)(122)의 출력신호에 의해 상기 승압전압(VPP)을 서로 다른 전압 레벨로 강압시켜 출력하는 전압강하부(110)와; 각각 게이트로 인가되는 상기 비트라인 디코더(160)의 출력신호에 의해 도통제어되어 상기 전압강하부(110)에서 강압된 전압을 상기 셀어레이(100)로 출력하는 복수의 엔모스 트랜지스터(NM1∼NM16)로 구성한다.

그리고, 상기 전원전압 감지부(140)는 전원전압(VCC)을 게이트에 공통인가받아 각각의 소오스로 인가되는 승압전압(VPP)과 접지전압을 공통연결된 드레인으로 출력하는 제1 피모스 및 엔모스 트랜지스터(PM1)(NM30)와; 상기 전원전압(VCC)을 게이트에 공통인가받아 각각의 소오스로 인가되는 승압전압(VPP)과 접지전압을 공통연결된 드레인으로 출력하는 제2 피모스 및 엔모스 트랜지스터(PM2)(NM31)와; 각각 상기 피모스 및 엔모스 트랜지스터(PM1,NM30)(PM2,NM31)의 드레인 전압을 반전하여 제1,제2 감지신호(A)(B)로 출력하는 제1,제2 인버터(INV1)(INV2)로 구성하며, 상기 디코딩부(130)는 상기 감지신호(A)(B)를 반전하여 출력하는 인버터(INV3)(INV4)와; 쓰기 신호(Wpgm)와 상기 감지신호(A)(B)를 입력받아 논리곱연산하는 제1 논리곱 게이트(AND1)와; 상기 쓰기 신호(Wpgm), 인버터(INV3)의 출력신호 및 감지신호(B)를 입력받아 논리곱 연산하는 제2 논리곱 게이트(AND2)와; 상기 쓰기 신호(Wpgm)와 인버터(INV3)(INV4)의 출력신호를 입력받아 논리곱 연산하는 제3 논리곱 게이트(AND3)로 구성하며, 상기 전압강하부(110)는 게이트로 공통인가되는 전력스위치(120)의 출력신호에 의해 도통제어되어 승압전압(VPP)을 강압하는 직렬 연결된 복수의 엔모스 트랜지스터(NM21∼NM23)와; 게이트로 공통인가되는 전력스위치(121)의 출력신호에 의해 도통제어되어 승압전압(VPP)을 강압하는 직렬 연결된 복수의 엔모스 트랜지스터(NM24)(NM25)와; 게이트로 공통인가되는 전력스위치(122)의 출력신호에 의해 도통 제어되어 승압전압(VPP)을 강압하는 직렬 연결된 엔모스 트랜지스터(NM26)로 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 상세히 설명한다.

우선, 승압 전압(VPP)이 안정적으로 인가됨과 아울러 쓰기 신호(Wpgm)가 고전위로 인가되면, 데이터를 저장하고자 하는 이피롬셀의 어드레스 정보를 가진 8비트 어드레스(ADD[7:0])를 입력받은 워드라인 및 비트라인 디코더(150)(160)는 상기 쓰기 신호(Wpgm)에 의해 인에이블되어 상기 8비트 어드레스(ADD[7:0])를 디코딩하여 각각 복수의 워드라인(WL0∼WL15) 및 비트라인(BL0∼BL15)중 해당 워드라인 및 비트라인을 선택하는 워드 라인 신호 및 비트 라인 신호를 출력한다.

이때, 상기 승압전압(VPP)의 전압 레벨을 감지하는 전원전압 감지부(140)는 상기 승압전압(VPP) 레벨이 12V이하인 경우 피모스 트랜지스터(PM1)(PM2)의 게이트와 소오스간의 전원전압(VCC) 및 승압전압(VPP)간의 차가 작아 턴온됨에 따라 인버터(INV1)(INV2)를 통해 상기 승압전압(VPP)을 반전하여 저전위 감지 신호(A)(B)를 출력한다.

그리고, 상기 감지 신호(A)(B)를 입력받은 인버터(INV3)(INV4)는 이를 반전하여 고전위로 출력하고, 각각 이를 입력받은 복수의 논리합 게이트(AND1∼AND3)중 상기 고전위의 쓰기 신호(Wpgm) 및 인버터(INV3)(INV4)의 출력신호를 입력받은 논리합 게이트(AND3)가 고전위를 출력한다.

그리고, 상기 논리합 게이트(AND3)의 고전위 출력신호를 인가받은 전력 스위치(122)가 인에이블되어 승압전압(VPP)을 전압강하부(110)내 엔모스 트랜지스터(NM26)로 출력하면, 상기 전력스위치(122)의 고전위 출력전압을 인가받은 상기 엔모스 트랜지스터(NM26)가 턴온됨에 따라 드레인으로 인가되는 승압전압(VPP)을 강압시켜 출력한다.

또한, 상기 승압전압(VPP) 레벨이 12V∼13V인 경우 상기 피모스 트랜지스터(PM1)의 게이트와 소오스간의 전압차가 작아 턴온되나 상기 피모스 트랜지스터(PM2)가 턴오프됨에 따라 상기 인버터(INV1)(INV2)를 통해 각각 승압전압(VPP) 및 접지전압을 반전하여 저전위 감지 신호(A)와 고전위의 감지신호(B)를 출력한다.

그리고, 각각 상기 감지 신호(A)(B)를 입력받은 인버터(INV3)(INV4)는 이를 반전하여 각각 고전위와 저전위를 출력하고, 각각 이를 입력받은 상기 복수의 논리합 게이트(AND1∼AND3)중 각각 고전위의 쓰기 신호(Wpgm), 감지신호(A) 및 인버터(INV3)의 출력신호를 입력받은 논리합 게이트(AND2)가 고전위를 출력한다.

따라서, 상기 논리합 게이트(AND2)의 고전위 출력신호를 인가받은 전력 스위치(121)가 인에이블되어 전압강하부(110)내 직렬연결된 엔모스 트랜지스터(NM24)(NM25)를 턴온시켜 상기 승압전압(VPP)을 강압시켜 출력한다.

또한, 상기 승압전압(VPP) 레벨이 13V이상인 경우 피모스 트랜지스터(PM1)(PM2)가 턴오프됨에 따라 인버터(INV1)(INV2)를 통해 상기 승압전압(VPP)을 반전하여 고전위 감지 신호(A)(B)를 출력하며, 이를 인가받은 논리합 게이트(AND1)의 고전위 출력신호를 인가받아 인에이블된 전력 스위치(120)가 직렬 연결된 상기 전압강하부(110)내 복수의 엔모스 트랜지스터(NM21∼NM23)을 턴온시켜 상기 승압전압(VPP)을 강압시켜 출력한다.

따라서, 승압전압(VPP)의 전압 레벨을 감지한 감지신호(A)(B)를 디코딩한 신호에 의해 인에이블된 복수의 전력 스위치(120)(121)(122)의 출력신호를 입력받은 상기 전압강하부(110)는 상기 전력스위치(120)(121)(122)의 출력신호에 의해 상기 승압전압(VPP)의 전압 레벨을 상기 이피롬 셀의 쓰기 조건에 맞는 일정한 전압 레벨로 강압시켜 출력하며, 상기 강압된 전압(V1)을 드레인으로 인가받은 복수의 엔모스 트랜지스터(NM1∼NM16)는 상기 비트 라인 신호에 의해 도통된 엔모스 트랜지스터를 통해 해당 비트라인으로 출력하면, 상기 워드 라인 신호에 의해 인에이블된 상기 셀어레이(100)내 이피롬 셀에 상기 강압된 전압(V1)을 인가하여 쓰기 동작을 수행한다.

상기에서 상세히 설명한 바와 같이, 본 발명은 이피롬 쓰기시 인가되는 승압전압의 전압레벨을 감지하여 상기 승압전압을 일정한 레벨의 전압으로 강압하여 이피롬셀의 비트라인에 인가함으로써, 상기 승압전압이 변동에 따른 쓰기 시간의 증가 및 이피롬셀의 게이트열화를 방지하여 안정적인 쓰기 동작을 수행하는 효과가 있다.

Claims

데이터를 저장하는 복수의 이피롬셀로 구성한 셀 어레이와; 쓰기 신호에 의해 인에이블되어 승압전압을 인가받아 입력되는 8비트 어드레스를 디코딩하여 복수의 워드라인중 해당 워드라인을 인에이블시키는 워드라인 디코더와; 상기 쓰기 신호에 의해 인에이블되어 승압전압을 인가받아 입력되는 8비트 어드레스를 디코딩하여 복수의 비트라인중 해당 비트라인을 인에이블시키는 비트라인 디코더와; 상기 승압전압의 레벨을 감지한 제1,제2 감지 신호를 출력하는 전원전압감지부와; 상기 전원전압 감지부의 제1,제2 감지신호를 디코딩하여 출력하는 디코딩부와; 상기 디코딩부의 출력신호 및 쓰기신호에 의해 각각 인에이블되어 승압전압을 공급하는 제1,제2,제3 전력스위치와; 상기 제1,제2,제3 전력스위치의 출력신호에 의해 상기 승압전압을 서로 다른 전압 레벨로 강압시켜 출력하는 전압강하부와; 각각 게이트로 인가되는 상기 비트라인 디코더의 출력신호에 의해 도통제어되어 상기 전압강하부에서 강압된 전압을 상기 셀어레이로 출력하는 복수의 엔모스 트랜지스터로 구성하여 된 것을 특징으로 하는 이피롬 쓰기 회로.
제1항에 있어서, 상기 전원전압 감지부는 전원전압을 게이트에 공통인가받아 각각의 소오스로 인가되는 승압전압과 접지전압을 공통연결된 드레인으로 출력하는 제1 피모스 및 엔모스 트랜지스터와; 상기 전원전압을 게이트에 공통인가받아 각각의 소오스로 인가되는 승압전압과 접지전압을 공통연결된 드레인으로 출력하는 제2 피모스 및 엔모스 트랜지스터와; 각각 상기 제1 피모스 및 엔모스 트랜지스터의 드레인 전압과 상기 제2 피모스 및 엔모스 트랜지스터의 드레인 전압을 반전하여 출력하는 제1,제2 인버터로 구성하여 된 것을 특징으로 하는 이피롬 쓰기 회로.
제2항에 있어서, 상기 제1,제2 피모스 트랜지스터는 소오스로 인가되는 승압전압의 전압레벨이 각각 13V, 12V이상으로 인가되면 턴오프되도록 한 것을 특징으로 하는 이피롬 쓰기 회로.
제1항에 있어서, 상기 디코딩부는 전원전압 감지부의 제1,제2 감지신호를 반전하여 출력하는 제1,제2 인버터와; 쓰기 신호와 상기 제1,제2 감지신호를 입력받아 논리곱연산하는 제1 논리곱 게이트와; 상기 쓰기 신호, 제1 인버터의 출력신호 및 제2 감지신호를 입력받아 논리곱연산하는 제2 논리곱 게이트와; 상기 쓰기 신호와 제1,제2 인버터의 출력신호를 입력받아 논리곱연산하는 제1 논리곱 게이트로 구성하여 된 것을 특징으로 하는 이피롬 쓰기 회로.
제1항에 있어서, 상기 전압강하부는 게이트로 공통인가되는 제1 전력스위치의 출력신호에 의해 도통제어되어 승압전압을 강압하는 직렬 연결된 제1,제2,제3 엔모스 트랜지스터와; 게이트로 공통인가되는 제2 전력스위치의 출력신호에 의해 도통제어되어 승압전압을 강압하는 직렬 연결된 제4,제5 엔모스 트랜지스터와; 게이트로 공통인가되는 제1 전력스위치의 출력신호에 의해 도통제어되어 승압전압을 강압하는 직렬 연결된 제6 엔모스 트랜지스터로 구성하여 된 것을 특징으로 하는 이피롬 쓰기 회로.